• 대한전자공학회논문지SD
• /
• 제46권4호
• /
• pp.72-78
• /
• 2009

본 논문에서는 $0.13{\mu}m$ CMOS 공정의 이득(Kvco) 제어 지연 단을 이용한 위상동기루프에 사용되는 저 위상잡음 CMOS 링 전압제어발진기를 설계 및 제작한다. 제안하는 지연 단은 출력 단자를 잇는 MOSFET을 이용한 능동저항으로 전압제어발진기의 이득을 감소시킴으로써 위상잡음을 개선한다. 그리고 캐스코드 전류원, 정귀환 래치와 대칭부하 등을 이용한다. 제안한 전압제어 발진기의 위상잡음 측정결과는 1.9GHz가 동작 할 때, 1MHz 오프셋에서 -119dBc/Hz이다. 또한 전압제어발진기의 이득과 전력소모는 각각 440MHz/V와 9mW이다.

• 마이크로전자및패키징학회지
• /
• 제3권2호
• /
• pp.51-56
• /
• 1996

각종 통신기기의 주파수 합성기 등에 광범위하게 응용되고 있는 전압제어 발진기에 서 캐리어 대 잡음비(C/N비:Carrier noise Ratio)특성이 매우 중요하다. 특히 휴대용 단말기 에 쓰이는 소형 저소비전려의 VCO는 위상 잡음의 억제가 필수적이다. VCO의 C/N비 특성 은 공진회로의 선택도 Q와 능동소자의 각종 파라미터들 그리고 발전전력과 밀접한 관계가 있다. 본 논문에서는 CAD를 이용하여 우수한 C/N비를 갖는 900MHz대 VCO의 최적화 설 계방버을 제시하고 그 결과를 기초로 우수한 저잡은 VCO를 실현하였다.

• 한국통신학회논문지
• /
• 제19권12호
• /
• pp.2439-2447
• /
• 1994

Colpitts VOC(Voltage Controlled Oscillator)의 새로운 모델링을 제시하였다. 일반적으로 VOC의 해석에는 2차원 모델이 사용되고 있는데 본 논문에서는 3차원 모델을 사용하였다. 이는 수학적으로 정확함은 물론 실제적으로도 유용하게 사용할 수 있다. 이러한 잇점은 실제의 VOC는 콜피츠 발진회로에 기초한 것이며 이는 3차원 시스템이기 때문이다. 모델링은 선형 근사법으로 시작하여 HBM(harmonic balance method)에 의하여 비선형 해석으로 접근하였다. 이 해석에서는 시스템의 출력에 영향을 주는 발진과 함께, 겹쳐서 나타나는 시프팅 바이어스라는 새로운 모드의 존재를 드러내었다. 더우기 해석의 성과는 발진 주파수의 변화를 시도하고자 할 때 발진기의 피라미터를 변화시키는 유용한 과정을 추출하였다. 시뮬레이션으로 이를 확인하고 개인용 휴대전화기에 사용될 GaAs MESFET VCO 실제회로에 적용시켜 본 결과 매우 잘 일치하였다.

• 한국전자파학회논문지
• /
• 제13권1호
• /
• pp.74-79
• /
• 2002

본 논문에서는 Ka-band 위성 중계기용 국부 발진기에 사용하게 될 전압제어 발진기의 EM(Engineering Model)을 비선형 방법으로 설계하였다. 전압제어 발진기의 위상잡음을 개선하기 위하여 공진기로 사용되는 유전체 공진기와 결합하는 마이크로스트립 라인을 high impedance inverter로 구현함으로써 공진회로의 quality factor를 우수하게 유지하여 능동소자에 전달되도록 하였다. 개발된 전압제어 발진기는 0~12 V의 제어전압으로 9.7965~9.8032 GHz의 튜닝범위를 가지며 공급전력은 8V, 17mA를 필요로 한다. 제작된 전압제어 발진기의 위상잡음은 -96.51 dBc/Hz ⓐ10 KHz와 -116.5 dBc/Hz ⓐ100 KHz의 특성을 나타내며 출력전력은 7.33 dBm을 얻었다.

• 한국ITS학회 논문지
• /
• 제8권4호
• /
• pp.46-52
• /
• 2009

본 논문에서는 낮은 위상잡음 특성과 넓은 주파수 가변을 갖는 새로운 전압제어 발진기의 구조를 제안한다. 제한한 구조는 서셉턴스 기울기 파라미터를 높이기 위해 임피던스 변환기를 이용하여 직렬 공진 회로를 병렬 공진 회로로 변환하는 방법을 사용하고 있다. 제작한 전압제어발진기는 0V$\sim$9V 가변전압으로 10.1GHz$\sim$10.7GHz의 600MHz 주파수 가변과 -119dBc/Hz@1MHz 이하의 우수한 위상잡음 특성을 보인다. 측정된 고조파 억압특성은 28dB이상이다.

• 한국정보기술학회논문지
• /
• 제16권11호
• /
• pp.61-68
• /
• 2018

도플러 레이더에 응용할 목적으로 전압제어 발진기와 주파수 혼합기가 합쳐진 10.525GHz 자체발진 혼합기 반도체 IC 칩을 실리콘 CMOS 기술을 이용하여 설계하였다. 자체발진 혼합기에 포함된 p-코어 형태의 VCO는 송신신호에 포함된 잡음을 최소화한다. 이 잡음 최소화는 센싱 가능 거리를 늘여서 움직임 감지센서의 도달거리와 도달감도에 유리한 방향으로 작용한다. 위상잡음에 대한 시뮬레이션 결과 P-코어로 설계된 VCO는 1MHz 오프셋에서 -106.008dBc/Hz, 25MHz 오프셋에서 -140.735dBc/Hz의 잡음특성을 가짐으로써 N-코어 및 NP-코어로 설계된 VCO에 비하여 우수한 잡음 특성을 보였다. 본 연구에 의한 p-코어로 설계된 VCO를 이용하여 자체 발진 혼합기를 구현한다면 도달거리와 도달감도가 우수한 움직임 감지센서를 제작할 수 있을 것이다.

• 대한전자공학회논문지SD
• /
• 제48권2호
• /
• pp.35-43
• /
• 2011

본 논문에서는 Quadrature LC VCO(Voltage controlled oscillator)의 I/Q 오차를 분석하고, 그 분석된 결과를 이용하여 I/Q 오차 보정 회로를 제안한다. 제안된 I/Q 오차 보정 회로는 높은 주파수 대역폭을 요구하는 위상 오차 검출기를 사용하는 대신에 낮은 주파수 대역폭으로도 동작이 가능한 진폭 오차 검출기를 사용한다. 제안된 I/Q 오차 보정 회로의 검증을 위하여 2.5GHz Quadrature LC VCO가 $0.18{\mu}m$ CMOS 공정으로 제작 및 측정되었다. 측정결과 제안된 진폭 오차 검출기를 사용해도 기존의 위상 오차 검출기는 사용하는 경우들과 유사한 I/Q 오차 보정 성능을 얻을 수 있음을 확인하였다. 본 I/Q 오차 보정 회로는 1.8V 전원 전압에서 0.4mA 전류를 소모하며, 차지하는 칩 면적은 $0.04mm^2$이다.

• 전기전자학회논문지
• /
• 제12권3호
• /
• pp.172-175
• /
• 2008

An improved triangular/square-wave VCO using OTAs is presented. It consists of two OTAs, a timing capacitor, and a resistor. A prototype circuit built with commercially available components exhibits less than 0.01% nonlinearity in its current-to-frequency transfer characteristic from 0.2 to 14 kHz and 450 ppm/$^{\circ}C$ temperature coefficient of frequency over $-20^{\circ}C$ to $40^{\circ}$.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제12권3호
• /
• pp.255-265
• /
• 2012

This paper presents a 15-GHz multiphase rotary traveling-wave voltage-controlled oscillator (RTW VCO) where a shielded coplanar stripline (CPS) is exploited to provide better shielding protection and lower phase noise at a moderate cost of characteristic impedance and power consumption. Test chips were implemented in a standard 90-nm CMOS process, demonstrating the measured results of 2-GHz frequency tuning range, -11.3-dBm output power, -109.6-dBc/Hz phase noise at 1-MHz offset, and 2-ps RMS clock jitter at 15 GHz. The chip core occupies the area of $0.2mm^2$ and dissipates 12 mW from a single 1.2-V supply.

• 전기전자학회논문지
• /
• 제14권1호
• /
• pp.40-46
• /
• 2010

This paper describes a clock and data recovery (CDR) circuit that supports dual data rates of 2.7Gbps and 1.62Gbps for DisplayPort standard. The proposed CDR has a dual mode voltage-controlled oscillator (VCO) that changes the operating frequency with a "Mode" switch control. The chip has been implemented using $0.18{\mu}m$ CMOS process. Measured results show the circuit exhibits peak-to-peak jitters of 37ps(@2.7Gbps) and 27ps(@1.62Gbps) in the recovered data. The power dissipation is 80mW at 2.7Gbps rate from a 1.8V supply.