• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 통신소사이어티 추계학술대회논문집
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• pp.32-36
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• 2003

In this work, we have designed a fully integrated 2.4GHz LC-tuned voltage-controlled oscillator (VCO) with multiple tuning inputs for a 0.25-$\mu\textrm{m}$ standard CMOS process. The design of voltage-controlled oscillator is based on an LC-resonator with a spiral inductor of octagonal type and pMOS-varactors. Only two metal layer have been used in the designed inductor. The frequency tuning is achieved by using parallel pMOS transistors as varactors and back-gate tuned pMOS transistors in an active region. Coarse tuning is achieved by using 3-bit pMOS-varactors and fine tuning is performed by using back-gate tuned pMOS transistors in the active region. When 3-bit digital and analog inputs are applied to the designed circuits, voltage-controlled oscillator shows the tuning feature of frequency range between 2.3 GHz and 2.64 GHz. At the power supply voltage of 2.5 V, phase noise is -128dBc/Hz at 3MHz offset from the carrier. Total power dissipation is 7.5 mW.

• 전기학회논문지
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• 제59권2호
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• pp.471-475
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• 2010

This paper presents a frequency synthesizer using low voltage active inductor VCO(Voltage Controlled Oscillator). The low voltage active inductor VCO with feedback resistor increases its equivalent inductance and the quality-factor(Q). Under certain conditions, the low voltage active inductor with feedback resistor generates a negative resistance at the input. In this paper, the conditions for negative resistance are obtained by small signal analysis. The designed low voltage active inductor VCO covers a frequency band between 1059MHz and 1223MHz. The measured phase noise at 1.178GHz is -81.8dBc/Hz at 1MHz offset.

• 한국정보통신학회논문지
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• 제13권6호
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• pp.1117-1122
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• 2009

본 논문에서는 온도 센서 및 온도 측정을 위한 제어회로를 설계하였다. 설계된 회로는 기존의 방법들과는 달리 일반적인 CMOS(Complementary Metal Oxide Semiconductor) 공정에서 추가 공정없이 제작 가능하도록 설계하였으며, 온도는 디지털 값으로 출력 되도록 구성하였다. 설계되어진 회로는 5volts 공급전압을 사용하였으며, 0.5${\mu}m$ CMOS 공정을 사용하였다. 온도 측정을 위한 회로는 PWM(Pulse Width Modulation) 제어회로, VCO(Voltage controlled oscillator), 카운터 그리고 레지스터로 구성되어 있다. PWM 제어회로의 동작 주파수는 23kHz 이며, VCO의 동작 주파수는 416kHz, 1MHz, 2MHz를 사용하였다. 회로의 동작은 SPICE(Simulation Program with Integrated Circuit Emphasis)를 사용하여 확인 하였다.

• 대한전자공학회논문지TC
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• 제41권10호
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• pp.79-86
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• 2004

본 논문은 0.35㎛ CMOS 공정을 이용하여 1.070GHz와 2.07GHz의 주파수를 생성해내는 이중 대역 전압 제어 발진기를 제안한다. 50% 듀티 싸이클 회로와 반가산기를 가진 제안된 전압 제어 발진기는 일반적인 전압 제어 발진기의 주파수보다 두 배 높은 주파수를 생성해낼 수 있다 제안된 전압 제어 발진기의 측정 결과는 전압 제어 발진기 이득과 전력 소모가 각각 561MHz/V, 14.6mW로 나타났다. 이중 대역 전압 제어 발진기의 위상 잡음은 각각 1.07GHz와 2.07GHz로부터 2MHz 옵셋 주파수에서 -102.55dBc/Hz와 -95.88dBc/Hz로 측정되었다.

• Journal of electromagnetic engineering and science
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• 제17권2호
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• pp.98-104
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• 2017

This work describes the development and comparison of two phase-locked loops (PLLs) based on a 65-nm CMOS technology. The PLLs incorporate two different topologies for the output voltage-controlled oscillator (VCO): LC cross-coupled and differential Colpitts. The measured locking ranges of the LC cross-coupled VCO-based phase-locked loop (PLL1) and the Colpitts VCO-based phase-locked loop (PLL2) are 119.84-122.61 GHz and 126.53-129.29 GHz, respectively. Th e output powers of PLL1 and PLL2 are -8.6 dBm and -10.5 dBm with DC power consumptions of 127.3 mW and 142.8 mW, respectively. Th e measured phase noise of PLL1 is -59.2 at 10 kHz offset and -104.5 at 10 MHz offset, and the phase noise of PLL2 is -60.9 dBc/Hz at 10 kHz offset and -104.4 dBc/Hz at 10 MHz offset. The chip sizes are $1,080{\mu}m{\times}760{\mu}m$ (PLL1) and $1,100{\mu}m{\times}800{\mu}m$ (PLL2), including the probing pads.

• 한국정보통신학회논문지
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• 제16권5호
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• pp.1035-1039
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• 2012

본 논문에서는 GaAs 기반의 건 다이오드(Gunn diode)와 버렉터 다이오드(varactor diode)를 사용하여 중심 주파수가 94 GHz인 도파관(waveguide) 전압조정발진기(VCO, voltage controlled oscillator)를 구현하였다. 94 GHz 신호는 동공(cavity)을 47 GHz에서 발진하도록 설계하여 2체배된 신호를 사용하였으며, 다이오드의 바이어스(bias) 포스트(post)가 저역통과필터(LPF, low pass filter) 및 공진기(resonator) 기능을 동시에 수행하도록 설계하였다. 제작된 도파관 전압조정발진기는 760 MHz의 대역폭과 12.61~15.26 dBm의 출력전력 특성을 나타내었다. 위상잡음은 -101.13dBc/Hz(at 1MHz offset)의 우수한 특성을 얻었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.1057-1060
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• 2005

소자나 외부의 간섭에 의해 입력된 잡음은 전압조절발진기(Voltage Controlled Oscillztor: VCO)의 출력 신호에 위상잡음을 일으킨다. 잡음이 VCO에 입력되는 특정 시간에 따라 위상잡음에 미치는 영향이 다르다. 출력신호의 천이 중에 잡음이 입력되면 위상잡음이 미치는 영향이 커지고 출력신호의 값이 일정한 부분에서는 위상잡음에 미치는 영향이 작다. 이러한 시간에 따라 변하는 시스템에 의한 잡음의 계산은 VCO 출력 위상잡음이 기준 및 고조파의 인근 주파수 성분에 의한 것임을 밝혔다. 또한 기준 신호가 대칭일수록 위상잡음이 줄어 든다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(1)
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• pp.421-424
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• 2001

In this paper, We have designed and fabricated VCO in two way, the common source and common gate circuit for I local oscillator of 60 GHz wireless LAN system. The VCO employed a GaAs MESFET for negative resistance and a varactor diode for frequency tuning. The common gate VCO was measured the phase noise -112 dBc/Hz at the 1 MHz frequency offset. The output power and the second harmonic frequency suppression were 7.81 dBm and -29.3 dBc when tuning voltage was 3V, respectively. The total size of VCO was 28.6$\times$12.14 $\textrm{mm}^2$.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.699-702
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• 2012

본 논문에서는 WCDMA(Wide Code Division Multiple Access) 시스템 사양을 만족시키는 주파수 합성기 블록 중 위상잡음 및 전력소모의 최적 설계가 필요한 LC-VCO(voltage controlled oscillator)의 설계를 제안 하였다. 최적 설계를 위한 핵심내용은 LC-tank의 손실성분을 보상하는 MOS트랜지스터의 전달컨덕턴스와 인덕턴스 평면에 여유이득라인과 튜닝 범위 라인을 그어 설계 가능한 영역 내에서 위상잡음이 최소가 되는 인덕턴스 값을 구하고 선택하는 것이다. 제안한 최적 설계방법에 의해 진행된 LC-VCO의 시뮬레이션 결과 위상잡음 특성은 1MHz옵셋에서 -113dBc/Hz였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
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• pp.267-269
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• 2007

PLL(Phase Locked Loop) are widely used circuit technique in modern electronic systems. In this paper, We propose the low voltage and high speed PLL. We design the PFD(Phase Frequency Detector) by using TSPC (True Single Phase Clock) circuit to improve the performance and solve the dead-zone problem. We use CP(Charge Pump} and LP(Loop filter) for Negative feedback and current reusing in order to solve current mismatch and switch mismatch problem. The VCO(Voltage controlled Oscillator) with 5-stage differential ring oscillator is used to exact output frequency. The divider is implemented by using D-type flip flops asynchronous dividing. The frequency divider has a constant division ratio 32. The frequency range of VCO has from 200MHz to 1.1GHz and have 1.7GHz/v of voltage gain. The proposed PLL is designed by using 0.18um CMOS processor with 1.8V supply voltage. Oscillator's input frequency is 25MHz, VCO output frequency is 800MHz and lock time is 5us. It is evaluated by using cadence spectra RF tools.