본 논문에서는 ATSC-DASE 기반의 지상파 디지털 데이터 방송 서비스의 비스트리밍 동기화 데이터(non-streaming synchronized data) 처리를 위한 효율적인 알고리즘을 제안하고 있다. 비스트리밍 동기화 데이터는 방송되는 A/V(audio/video)와 관련된 시간 정보인 PTS(presentation time stamp)와 함께 DSM-CC(digital storage media-command and control) section에 캡슐화 되어 A/V와 다중화 되고 MPEG-2 TS(transport stream)로 전송된다. 수신측에서는 PC형 셋톱박스에 의해 A/V는 실시간으로_ 처리되며, 비스트리밍 동기화 데이터는 제안된 알고리즘을 이용하여 저장되고 정확한 시간에 재생된다. 이를 검증하기 위해 XML 기반의 비스트리밍 동기화 데이터를 저작하여 데이터 시나리오를 제안하였으며, DA(declarative application) 브라우저를 이용하여 데이터를 재생하였다.
ITS 기술의 발전으로 인해 교통 분야에 관련한 서비스들이 제시되고 있다. 그리고 IEEE WG802.11과 P1609에서 추진하고 있는 WAVE가 차량 간 통신 표준으로 제정되고 있다. WAVE는 빠른 연결과정을 가지며 이동성 측면에서 우수한 특성을 나타낸다. 또한 국제적으로 차량 간 통신을 이용한 국가 프로젝트 및 서비스가 제안되고 있으며, 특히 미국 도로교통안전국에서 진행 중인 VSC-A 프로젝트에 다수의 차량 제조사가 참여하고 있고 차량 간 통신을 이용한 안전 서비스 및 측위 기술들이 제안되고 있다. 이러한 안전 서비스에 대한 모델 및 성능을 위한 차량 간 통신 성능에 대한 규격을 분석하고 제시해야 할 필요성이 있다. 따라서, 본 논문에서는 차량 간 통신을 이용한 추월보조 안전 서비스에 대한 시나리오 및 모델을 제안한다. 이를 이용하여 WAVE 환경 하에서의 네트워크 시뮬레이션을 수행하여 통신 성능을 평가하였다. 향후 차량 간 통신을 이용한 추월보조 서비스의 실차 적용을 위해 고려해야 할 요소인 채널별 전송거리 및 지연시간에 대한 결과를 결론에서 제시하였다.
본 논문에서는 출력측의 전류 및 전압 파형 분석을 통한 대신호 전력증폭기의 새로운 설계 방법을 제시하였다. 기존의 고효율 이론인 하모닉 로딩 이론을 좀더 실제 소자에 적합하도록 수정하여 적용하였으며, 전력증폭기의 대신호 동작시 발생하는 바이어스점의 변화를 고려하여 '대신호 입력시의 실제적인 바이어스점'의 개념을 제시하였다. 제시된 이론을 바탕으로 HEMT 소자를 사용하여 2GHz대의 전력증폭기를 제작하였으며, 제작된 증폭기는 2V의 바이어스 전압에 대해 14dBm의 출력과 46%의 드레인 효율, 38%의 전력부가효율 및 7.8dB의 전력이득의 특성을 나타냈다.
V2V(Vehicle-to-Vehicle)는 VANET(Vehicular Ad-hoc Network)의 한 형태로 높은 이동성과 빈번한 토폴로지 변화로 인하여 링크 단절 문제를 야기 시킨다. 이러한 문제를 해결하기 위하여 그리디 포워딩 (greedy forwarding)과 같은 지리 기반 라우팅 프로토콜이 제안되었다. 그러나 그리디 포워딩 방식은 자신의 전송 범위 안에 속해 있는 노드들 중 목적지 노드와 가장 가까운 노드를 다음 전송 노드로 선정하기 때문에 교차로 및 차량의 진행 변화가 많은 도심 환경에서는 많은 문제점이 발생한다. 이러한 문제를 해결하기 위하여 본 논문에서는 2-hop 이웃 노드의 유/무와 도로의 특성을 고려한 GPUR(Greedy Perimeter Urban Routing) 알고리즘을 제안한다. ns-2를 사용한 성능 평가 결과 도심 환경에서 GPUR 알고리즘이 기존의 라우팅 프로토콜에 비해 경로 설정 오류 문제와 로컬 맥시멈(local maximum)에 직면할 확률을 현저히 감소시킴을 확인하였다.
TWDM-PON 시스템 수신부에 사용될 $4{\times}10$ Gb/s Transimpedance Amplifier (TIA) 어레이가 $0.13{\mu}m$ CMOS 기술로 구현하였다. TIA의 대역폭 향상을 위하여 인덕터 피킹 기술과 1.2 V 기반의 저전압 설계기술을 제안한다. 0.5 pF PD 용량에서 7 GHz 3 dB 대역폭을 구현한다. 1.2V 공급에서 채널당 31 mW를 소모하는 동안 Trans-resistance gain 은 $71.81dB{\Omega}$이다. TIA의 입력 감도는 -33.62 dBm를 갖는다. 4 채널을 포함하는 전체 칩 크기는 $1.9mm{\times}2.2mm$ 이다.
The principal aim of the paper is to investigate new integral expression $${\int}_0^{\infty}x^{s+1}e^{-{\sigma}x^2}L_m^{(\gamma,\delta)}\;({\zeta};{\sigma}x^2)\;L_n^{(\alpha,\beta)}\;({\xi};{\sigma}x^2)\;J_s\;(xy)\;dx$$, where $y$ is a positive real number; $\sigma$, $\zeta$ and $\xi$ are complex numbers with positive real parts; $s$, $\alpha$, $\beta$, $\gamma$ and $\delta$ are complex numbers whose real parts are greater than -1; $J_n(x)$ is Bessel function and $L_n^{(\alpha,\beta)}$ (${\gamma};x$) is generalized Laguerre polynomials. Some integral formulas have been obtained. The Maple implementation has also been examined.
Power metal-oxide semiconductor field-effect transistor (MOSFET) devices are widely used in power electronics applications, such as brushless direct current motors and power modules. For a conventional power MOSFET device such as trench double-diffused MOSFET (TDMOS), there is a tradeoff relationship between specific on-state resistance and breakdown voltage. To overcome the tradeoff relationship, a super-junction (SJ) trench MOSFET (TMOSFET) structure is studied and designed in this letter. The processing conditions are proposed, and studies on the unit cell are performed for optimal design. The structure modeling and the characteristic analyses for doping density, potential distribution, electric field, width, and depth of trench in an SJ TMOSFET are performed and simulated by using of the SILVACO TCAD 2D device simulator, Atlas. As a result, the specific on-state resistance of 1.2 $m{\Omega}-cm^2$ at the class of 100 V and 100 A is successfully optimized in the SJ TMOSFET, which has the better performance than TDMOS in design parameters.
Recently, Brešar's Jordan {g, h}-derivations have been investigated on triangular algebras. As a first aim of this paper, we extend this study to an interesting general context. Namely, we introduce the notion of Jordan 𝒢n-derivations, with n ≥ 2, which is a natural generalization of Jordan {g, h}-derivations. Then, we study this notion on path algebras. We prove that, when n > 2, every Jordan 𝒢n-derivation on a path algebra is a {g, h}-derivation. However, when n = 2, we give an example showing that this implication does not hold true in general. So, we characterize when it holds. As a second aim, we give a positive answer to a variant of Lvov-Kaplansky conjecture on path algebras. Namely, we show that the set of values of a multi-linear polynomial on a path algebra KE is either {0}, KE or the space spanned by paths of a length greater than or equal to 1.
본 논문에서는 50%의 duty cycle 출력을 가지며, 디지털 방식으로 분주수를 제어할 수 있는 새로운 분주기 구조를 제안하였다. 그리고 0.25$\mu\textrm{m}$ 2-poly, 5-metal CMOS 공정 파라미터를 이용한 HSPICE 모의실험을 통해서 제안한 주파수 분주기를 이용한 900MHz 주파수 합성기를 설계하였다. 제안한 주파수 분주기의 동작은 0.65$\mu\textrm{m}$ 2-poly, 2-metal CMOS 공정을 사용하여 제작한 칩을 측정하여 확인하였다. 설계한 전압제어발진기(VCO)는 2.5V 전원전압 하에서 900MHz의 중간주파수, $\pm$10%의 동작 범위, 154MHz/V의 이득을 가진다. 또한 모의실험 결과 주파수 합성기의 settling time은 약 $1.5\mu\textrm{s}$이고, 짝수와 홀수 분주시 50%의 duty cycle과 820MHz~1GHz의 동작 주파수 범위를 갖으며, 전력소모는 대략 70mW임을 확인하였다.
본 논문에서는 GF(2m) 상에서의 ECC 암호화 알고리즘을 지원하기 위한 GFAU(Galois Field Arithmetic Unit)의 구조를 제안한다. GFAU는 GF(2m)상에서의 덧셈, 곱셈, 나눗셈을 수행하며 동시에 두 개의 덧셈이나 두 개의 곱셈, 또는 하나의 덧셈과 하나의 곱셈을 동시에 처리할 수 있는 능력을 가지고 있다. 기본 구조는 변형된 유클리드 알고리즘의 나눗셈기를 기반으로 제안되었으며, 이 기본구조에 곱셈기 및 덧셈기의 기능을 추가하여 제어부와 함께 구현되었다. GF(2193)을 위한 GFAU는 Verilog-HDL를 이용하여 하향식설계방식으로 구현되었고 C-언어로 작성된 사이클 단위 시뮬레이터를 이용하여 개선되고 검증되었다. 검증된 모델은 삼성 0.35um, 3.3V CMOS 표준 셀 라이브러리로 합성되었으며 최악조건 3.0V, 85$^{\circ}C$ 에서 104.7MHz의 주파수에서 동작하며, 전체 게이트 수는 약 25,889이다.
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[게시일 2004년 10월 1일]
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