• Journal of Information Display
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• 제2권2호
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• pp.13-21
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• 2001

We propose a universal image processor for a-Si TFT LCD of UXGA class that can display the full screen on the LCD panel with low resolution of video sources such as NTSC, VGA, SVGA, XGA, and SXGA by using the proposed interpolation filter. In addition, we propose a real-time contrast controller for image improvement of multi-gray scale image. The operation of the proposed methods has been verified using Synopsys VHDL and computer simulation. Results show that the proposed methods might be suitable for a UXGA LCD controller for real-time image improvement.

• 한국컴퓨터정보학회논문지
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• 제20권1호
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• pp.1-10
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• 2015

본 논문에서는 기존에 많이 사용되는 복잡한 4단계 화재 감지 알고리즘의 성능을 향상시키기 위해 그래픽스 처리 장치 (GPU)를 이용한 효율적인 병렬 구현 방법을 제안하였고 성능을 분석하였다. 또한 현재 많이 사용되고 있는 7가지 서로 다른 해상도 (QVGA, VGA, SVGA, XGA, SXGA+, UXGA, QXGA)의 비디오를 입력으로 하여 성능을 분석하였다. 더불어 각 해상도별 GPU 기반 실행시간과 고성능 CPU에서의 실행시간을 비교 분석하였다. 각 해상도의 5가지 화재 및 비 화재 비디오를 이용하여 모의 실험한 결과, GPU는 CPU보다 실행시간에서 우수한 성능을 보이는 동시에 FULL HD급의 높은 해상도인 UXGA 영상에서도 프레임 당 25.11ms의 실행시간이 소요되어 초당 30 프레임의 실시간 처리가 가능함을 보였다.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2004년도 Asia Display / IMID 04
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• pp.124-128
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• 2004

A Poly-Si and a ITO films with surface roughness 1.8 nm and 0.5 nm of root mean square ($R_{rms}$ vakue) values were developed, respectively. A 3 inch UXGA LTPS TFT-LCD with 667 ppi resolution and a 10 inch VGA LTPS OLED have been developed and demonstrated using PMOS technology.

• 한국산학기술학회논문지
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• 제10권5호
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• pp.967-971
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• 2009

히스토그램 평활화 알고리즘은 영상의 화질개선을 위해서 사용되는 가장 필수적인 알고리즘이다. 이 알고리즘의 원형을 하드웨어로 구현하려면 제산기나 승산시가 반드시 필요하게 되는데, 영상의 해상도가 증가하거나 다양한 해상도에 적용할 경우에는 제산기나 승산기 구현에 수반되는 하드웨어 구현 비용이 대폭 증가한다는 문제점을 가지고 있다. 본 논문에서는 가산기와 감산기만으로 구현 가능한 히스토그램 평활화 알고리즘과 이에 대한 하드웨어 구조를 제안한다. 합성결과 제안한 하드웨어 구조는 일반적인 구현 방식 대비 UXGA 해상도에서 논리회로의 규모가 84.2% 감축된다.

• 대한전자공학회논문지SD
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• 제40권1호
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• pp.20-28
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• 2003

In this paper, we present results of the comparative analysis of the flicker phenomena in the poly-Si TFT-LCD and a-Si:H TFT-LCD arrays for the development and manufacturing of wide-area and high-quality TFT-LCD displays. We used four different types of TFTs; a-Si:H TFT, excimer laser annealed (ELA) poly-Si TFT, silicide mediated crystallization (SMC) poly-Si TFT, and counter-doped lateral body terminal (LBT), poly-Si TFT. We defined the electrical quantity of the flicker so that we could compare the flickers quantitatively for four different 40" UXGA TFT-LCDs. We identify three factors contributing to the flicker, such as charging time, kickback voltage and leakage current, and analyze how much each of three factors give rise to the flincker in the different TFT-LCD arrays. In addition, we suggest and show that, in the case of the poly-Si TFT-LCD arrays, the low-level (minimum) gate voltages should be carefully chosen to minimize the flicker because of their larger leakage currents compared with a-Si TFT-LCD arrays.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2000년도 제1회 학술대회 논문집
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• pp.1-4
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• 2000

We have developed a high performance vertical alignment TFT-LCD, that shows a high light transmittance, and wide viewing angle characteristics with an unusually high contrast ratio. In order to optimize the electro-optical properties we have studied the effect of cell parameters, multi-domain structure and retardation film compensation. With the optimized cell parameters and process conditions, we have achieved a 24" wide UXGA TFT-LCD monitor (16:10 aspect ratio 1920X1200) showing a contrast ratio over 500:1, panel transmittance near 4.5%, response time near 27 ms, and viewing angle higher than 80 degree in all directions.

• 대한전자공학회논문지SD
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• 제39권2호
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• pp.1-6
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• 2002

본 논문에서는 UXGA(Ultra extended Graphics Array)급 TFT LCD Driver를 지원하는 Analog Flat Panel Interface(AFPI)용 Module을 설계하였다. 제안하는 AFPI는 8-b ADC, 자동이득 제어기(AGC), 저잡음 PLL로 구성 되어있다. 8-b ADC는 고속동작과 저전력 기능을 위한 새로운 구조로서 FR(Folding Rate)이 8, NFB(Number of Folding Block)이 2, Interpolation rate이 16이며, 분산 Track and Hold구조를 사용하여 Sampling시 입력주파수를 낮추어 높은 SNDR을 얻을 수 있었다. 또한 Gain과 Clamp을 통제 할 수 있는 Programmable한 AGC, 낮은 Jitter Noise PLL을 설계하였다. 제안된 Module은 0.2㎛, 1-Poly 5-Metal, n-well CMOS공정을 사용하여 제작되었으며, 유효 칩 면적은 3.6mm × 3.2mm이고 602㎽의 전력소모를 나타내었다. 입력 주파수는 10㎒, 샘플링 주파수 200㎒에서의 INL과 DNL은 ±1LSB 이내로 측정되었으며, SNDR은 43㏈로 측정되었다.

• Journal of Information Display
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• 제1권1호
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• pp.3-8
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• 2000

We have developed a high performance vertical alignment TFT-LCD (Thin Film Transistor Liquid Crystal Display), that shows a high light transmittance, and wide viewing angle characteristics with an unusually high contrast ratio. In order to optimize the electro-optical properties we have studied the effect of cell parameters, multi-domain structure and retardation film compensation. With the optimized cell parameters and process conditions, we have achieved a 24" wide UXGA TFTLCD monitor (16:10 aspect ratio 1920X1200) showing a contrast ratio of over 500:1, panel transmittance near 4.5%, response time near 25 ms, and viewing angle higher than 80 degree in all directions.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2003년도 International Meeting on Information Display
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• pp.661-663
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• 2003

In this paper, production of TFT-LCD adopting Cu electrode, in spite of low resistivity, which was not commercially applied to TFT LCD products because of processibility, reliability problems etc. was mentioned. Based on the test result of etch and strip process of Cu electrode, the TFT device using Cu material shows the same characteristics as the conventional TFT devices. We describe the realization of a 20.1" UXGA model which was firstly applied to Cu electrode.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2002년도 International Meeting on Information Display
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• pp.567-570
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• 2002

The LVDS (Low Voltage Differential Signaling) I/O cells, fully compatible with ANSI TIA/ EIA-644 LVDS standard, are designed using a 0.35${\mu}m$ standard CMOS technology. With a single 3V supply, the core cells operate at 1.34Gbps and power consumption of the output driver and the input receiver is 10. 5mW and 4.2mW, respectively. In the output driver, we employ the DCMFB (Dynamic Common-Mode FeedBack) circuit which can control the DC offset voltage of differential output signals. The SPICE simulation result of the proposed output driver shows that the variation of the DC offset voltage is 15.6% within a permissible range. In the input receiver, the proposed dual input stage with a positive feedback latch covers rail-to-rail input common-mode range and enables a high-speed, low-power operation. 5-channels of the proposed LVDS I/O pair can handle display data up to 8-bit gray scale and UXGA resolution.