• 제목/요약/키워드: Two-Step Die

검색결과 72건 처리시간 0.026초

고화질 영상 시스템 응용을 위한 12비트 130MS/s 108mW $1.8mm^2$ 0.18um CMOS A/D 변환기 (A 12b 130MS/s 108mW $1.8mm^2$ 0.18um CMOS ADC for High-Quality Video Systems)

  • 한재열;김영주;이승훈
    • 대한전자공학회논문지SD
    • /
    • 제45권3호
    • /
    • pp.77-85
    • /
    • 2008
  • 본 논문에서는 TFT-LCD 디스플레이 및 디지털 TV 시스템 응용과 같이 고속으로 동작하며 고해상도, 저전력 및 소면적을 동시에 요구하는 고화질 영상시스템 응용을 위한 12비트 130MS/s 108mW $1.8mm^2$ 0.18um CMOS ADC를 제안한다. 제안하는 ADC는 3단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리 속도에서 전력 소모 및 면적을 최적화하였다. 입력단 SHA 회로에는 Nyquist 입력에서도 12비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 12비트에 필요한 높은 DC 전압 이득과 충분한 위상 여유를 갖도록 하였으며, MDAC의 커패시터 열에는 높은 소자 매칭을 얻기 위하여 각각의 커패시터 주위를 공정에서 제공하는 모든 금속선으로 둘러싸는 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 적용하였다. 한편, 제안하는 ADC에는 전원 전압 및 온도에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.69LSB, 2.12LSB의 수준을 보이며, 동적 성능으로는 120MS/s와 130MS/s의 동작 속도에서 각각 최대 53dB, 51dB의 SNDR과 68dB, 66dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.8V 전원 전압과 130MS/s에서 108mW이다.

고성능 디스플레이 응용을 위한 8b 240 MS/s 1.36 ㎟ 104 mW 0.18 um CMOS ADC (An 8b 240 MS/s 1.36 ㎟ 104 mW 0.18 um CMOS ADC for High-Performance Display Applications)

  • 이경훈;김세원;조영재;문경준;지용;이승훈
    • 대한전자공학회논문지SD
    • /
    • 제42권1호
    • /
    • pp.47-55
    • /
    • 2005
  • 본 논문에서는 각종 고성능 디스플레이 등 주로 고속에서 저전력과 소면적을 동시에 요구하는 시스템 응용을 위한 임베디드 코어 셀로서의 8b 240 MS/s CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 아날로그 입력, 디지털 출력 및 전원을 제외한 나머지 모든 신호는 칩 내부에서 발생시켰으며, 본 설계에서 요구하는 240 MS/s 사양에서 면적 및 전력을 동시에 최적화하기 위해 2단 파이프라인 구조를 사용하였다. 특히 입력 단에서 높은 입력 신호 대역폭을 얻기 위해 개선된 부트스트래핑기법을 제안함과 동시에 잡음 성능을 향상시키기 위해 제안하는 온-칩 전류/전압 발생기를 온-칩 RC 저대역 필터와 함께 칩 내부에 집적하였으며, 휴대 응용을 위한 저전력 비동작 모드 등 각종 회로 설계 기법을 적절히 응용하였다. 제안하는 시제품 ADC는 듀얼모드 입력을 처리하는 DVD 시스템의 핵심 코어 셀로 집적되었으며, 성능 검증을 위해 0.18um CMOS 공정으로 별도로 제작되었고, 측정된 DNL과 INL은 각각 0.49 LSB, 0.69 LSB 수준을 보여준다. 또한, 시제품측정 결과 240 MS/s 샘플링 속도에서 최대 53 dB의 SFDR을 얻을 수 있었고, 입력 주파수가 Nyquist 입력인 120 MHz까지 증가하는 동안 38 dB 이상의 SNDR과 50 dB 이상의 SFDR을 유지하였다. 시제품 ADC의 칩 면적은 1.36 ㎟이며, 240 MS/s 에서 측정된 전력 소모는 104 mW이다.

MCM/PCB 회로패턴 검사에서 SEM의 전자빔을 이용한 측정방법 (Characterization Method for Testing Circuit Patterns on MCM/PCB Modules with Electron Beams of a Scanning Electron Microscope)

  • 김준일;신준균;지용
    • 전자공학회논문지D
    • /
    • 제35D권9호
    • /
    • pp.26-34
    • /
    • 1998
  • 본 논문은 주사전자현미경(SEM)의 전자총을 이용하여 MCM 또는 PCB 회로기판의 신호연결선에서 전압차를 유도시켜 개방/단락 등의 결함을 측정 검사하는 방법을 제시한다. 본 실험에서는 주사전자현미경의 구조를 변형시키지 알고 회로기판의 개방/단락 검사를 실시할 수 있는 이중전위전자빔(Dual Potential) 검사방법을 사용한다. 이중전위전자빔(Dual Potential) 측정검사 방법은 이차전자수율 값 δ의 차이를 유기시키는 δ < 1 인 충전 전자빔과 δ > 1 인 읽기 전자빔을 사용하여 한 개의 전자총이 각각 다른 가속전압에 의해 생성된 두 개의 전자빔으로 측정하는 방법으로 특정 회로네트에 대한 개방/단락 등의 측정 검사가 가능하다. 또한 읽기 전자빔을 이용할 경우 검사한 회로 네트를 방전시킬 수 있어 기판 도체에 유기된 전압차를 없앨 수 있는 방전시험도 실시할 수 있어, 많은 수의 회로네트를 지닌 회로 기판에 대해 측정 검사할 때 충전되어 있는 회로네트에 대한 측정오류를 줄일 수 있다. 측정검사를 실시한 결과 glass-epoxy 회로기판 위에 실장된 구리(Cu) 신호연결선은 7KeV의 충전 전자빔으로 충전시키고 10초 이내에 주사전자현미경을 읽기 모드로 바꾸어 2KeV의 읽기 전자빔으로 구리표면에서의 명암 밝기 차이를 읽어 개방/단락 상태를 검사할 수 있었다. 또한 IC 칩의 Au 패드와 BGA의 Au 도금된 Cu 회로패드를 검사한 결과도 7KeV 충전 전자빔과 2KeV 읽기 전자빔으로 IC칩 내부회로에서의 개방 단락 상태를 쉽게 검사할 수 있었다. 이 검사방법은 주사전자현미경에 있는 한 개의 전자총으로 비파괴적으로 회로 기판의 신호 연결선의 개방/단락 상태를 측정 검사할 수 있음을 보여 주었다.

  • PDF

Evaluation of marginal and internal gaps of Ni-Cr and Co-Cr alloy copings manufactured by microstereolithography

  • Kim, Dong-Yeon;Kim, Chong-Myeong;Kim, Ji-Hwan;Kim, Hae-Young;Kim, Woong-Chul
    • The Journal of Advanced Prosthodontics
    • /
    • 제9권3호
    • /
    • pp.176-181
    • /
    • 2017
  • PURPOSE. The purpose of this study was to evaluate the marginal and internal gaps of Ni-Cr and Co-Cr copings, fabricated using the dental ${\mu}-SLA$ system. MATERIALS AND METHODS. Ten study dies were made using a two-step silicone impression with a dental stone (type IV) from the master die of a tooth. Ni-Cr (NC group) and Co-Cr (CC group) alloy copings were designed using a dental scanner, CAD software, resin coping, and casting process. In addition, 10 Ni-Cr alloy copings were manufactured using the lost-wax technique (LW group). The marginal and internal gaps in the 3 groups were measured using a digital microscope ($160{\times}$) with the silicone replica technique, and the obtained data were analyzed using the non-parametric Kruskal-Wallis H test. Post-hoc comparisons were performed using Bonferroni-corrected Mann-Whitney U tests (${\alpha}=.05$). RESULTS. The mean (${\pm}$ standard deviation) values of the marginal, chamfer, axial wall, and occlusal gaps in the 3 groups were as follows: $81.5{\pm}73.8$, $98.1{\pm}76.1$, $87.1{\pm}44.8$, and $146.8{\pm}78.7{\mu}m$ in the LW group; $76.8{\pm}48.0$, $141.7{\pm}57.1$, $80.7{\pm}47.5$, and $194.69{\pm}63.8{\mu}m$ in the NC group; and $124.2{\pm}52.0$, $199.5{\pm}71.0$, $67.1{\pm}37.6$, and $244.5{\pm}58.9{\mu}m$ in the CC group. CONCLUSION. The marginal gap in the LW and NC groups were clinically acceptable. Further improvement is needed for CC group to be used clinical practice.

0.5V까지 재구성 가능한 0.8V 10비트 60MS/s 19.2mW 0.13um CMOS A/D 변환기 (A Re-configurable 0.8V 10b 60MS/s 19.2mW 0.13um CMOS ADC Operating down to 0.5V)

  • 이세원;유시욱;이승훈
    • 대한전자공학회논문지SD
    • /
    • 제45권3호
    • /
    • pp.60-68
    • /
    • 2008
  • 본 논문에서는 10비트 해상도를 가지면서 0.5V부터 1.2V까지의 전원 전압에서 10MS/s 이상 100MS/s 까지 재구성이 가능한 저전력 2단 파이프라인 ADC를 제안한다. 제안하는 ADC는 0.5V의 전원 전압 조건에서도 10비트 해상도를 얻기 위해 입력단 SHA 회로에는 낮은 문턱 전압을 가지는 소자를 사용한 게이트-부트스트래핑 기법 기반의 샘플링 스위치를 사용하였으며, SHA 회로와 MDAC 회로에 사용된 증폭기에도 넓은 대역폭을 얻기 위해 입력단에는 낮은 문턱 전압을 가지는 소자를 사용하였다. 또한 온-칩으로 집적된 조정 가능한 기준 전류 발생기는 10비트의 해상도를 가지고, 넓은 영역의 전원 전압에서 동작할 수 있도록 증폭기의 정적 및 동적 성능을 최적화시킨다. MDAC 회로에는 커패시터 열의 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 전 방향 대칭 구조의 레이아웃 기법을 제안하였다. 한편, flash ADC 회로 블록에는 비교기에서 소모되는 전력을 최소화하기 위해 스위치 기반의 바이어스 전력 최소화 기법을 적용하였다. 시제품 ADC는 0.13um CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.35LSB 및 0.49LSB 수준을 보인다. 또한, 0.8V의 전원 전압 60MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 56.0dB, 69.6dB이고, 19.2mW의 전력을 소모하며, ADC의 칩 면적은 $0.98mm^2$이다.

말기암환자에서 심폐소생술금지 (Do-not-resuscitation in Terminal Cancer Patient)

  • 권정혜
    • Journal of Hospice and Palliative Care
    • /
    • 제18권3호
    • /
    • pp.179-187
    • /
    • 2015
  • 환자가 죽음에 임박했을 때 환자, 보호자, 의사 사이에서 심폐소생술에 대한 논의는 피할 수 없는 주제이다. 환자가 회복 불가능한 말기의 암환자인 경우에는 환자의 품위 있는 죽음을 고려하여 심폐소생술을 시행하지 않음(Do-not-resuscitate, DNR)을 결정하게 된다. 그러나 DNR에 대한 선택은 환자와 보호자의 심폐소생술과 DNR의 의미 및 그 결과에 대한 이해를 바탕으로 한다. DNR에 대하여 환자, 보호자, 의료진이 상담을 할 때는 환자의 질환이 더 이상 치료가 불가능하며, 심폐소생술이 환자의 생명을 연장시키는 것이 아니라 죽음의 과정을 연장시키는 것이며, 심폐소생술 이후에 삶의 질이 급격히 나빠질 수 있는 상황이라는 합의가 필요하다. 충분한 이해는 환자 또는 보호자가 품위 있는 죽음을 위한 DNR을 선택하도록 한다. 국내에서는 DNR 자체 보다는 이미 생명유지장치를 가지고 있는 환자에서의 생명유지장치의 제거에 대한 법적인 문제가 2차례 발생하면서 사회적으로 품위 있는 죽음에 대한 일반 대중의 관심이 이전보다 증가하였다. 환자와 의료진을 대상으로 한 설문에서는 DNR에 대한 인식과 의지가 80년대에 비해 2000년대 초반에 이르러 상당히 증가하였으나, 실제 의료 현장에서는 DNR의 결정에 있어 환자가 직접 관여를 하는 경우는 많지 않았고 DNR 작성 시점과 사망 시점과의 시간 간격이 1주 이내로 환자가 관여를 하거나 임종시기의 의료를 결정하기에는 너무 짧은 문제가 있었다. 이러한 문제는 조기 완화의료의 확산을 통하여 개선이 가능할 것으로 생각된다. 일부에서는 DNR이라는 용어보다는 자연적인 죽음을 허용함(Allow-Natural-Death)이라는 용어로 바꾸어서 설명하는 것이 이해를 돕고 선택의 갈등을 줄인다는 보고를 하여 DNR 논의와 결정에 있어서 적절한 시기 이외에도 환자와 보호자에게 많은 어려움이 있다는 것을 보여 주고 있다. DNR은 말기암환자에서 품위 있는 죽음을 위해 고려해야 하는 사항이며, 임상에서 DNR이 잘 시행되도록 임상적, 제도적 노력이 필요하다.

CIS 응용을 위해 제한된 폭을 가지는 10비트 50MS/s 저 전력 0.13um CMOS ADC (A 10b 50MS/s Low-Power Skinny-Type 0.13um CMOS ADC for CIS Applications)

  • 송정은;황동현;황원석;김광수;이승훈
    • 대한전자공학회논문지SD
    • /
    • 제48권5호
    • /
    • pp.25-33
    • /
    • 2011
  • 본 논문에서는 CIS 응용을 위해 제한된 폭을 가지는 10비트 50MS/s 0.13um CMOS 3단 파이프라인 ADC를 제안한다. 통상 CIS에 사용되는 아날로그 회로에서는 수용 가능한 조도 범위를 충분히 확보하기 위해 높은 전원전압을 사용하여 넓은 범위의 아날로그 신호를 처리한다. 그 반면, 디지털 회로에서는 전력 효율성을 위해 낮은 전원전압을 사용하므로 제안하는 ADC는 해당 전원전압들을 모두 사용하여 넓은 범위의 아날로그 신호를 낮은 전압 기반의 디지털 데이터로 변환하도록 설계하였다. 또한 2개의 잔류 증폭기에 적용한 증폭기 공유기법은 각 단의 증폭동작에 따라 전류를 조절함으로써 증폭기의 성능을 최적화 하여 전력 효율을 더욱 향상시켰다. 동일한 구조를 가진 3개의 FLASH ADC에서는 인터폴레이션 기법을 통해 비교기의 입력 단 개수를 절반으로 줄였으며, 프리앰프를 제거하여 래치만으로 비교기를 구성하였다. 또한 래치에 입력 단과 출력 단을 분리하는 풀-다운 스위치를 사용하여 킥-백 잡음으로 인한 문제를 최소화하였다. 기준전류 및 전압회로에서는 온-칩 저 전력 전압구동회로만으로 요구되는 정착시간 성능을 확보하였으며, 디지털 교정회로에는 신호특성에 따른 두 종류의 레벨-쉬프트 회로를 두어 낮은 전압의 디지털 데이터가 출력되도록 설계하였다. 제안하는 시제품 ADC는 0.35um thick-gate-oxide 트랜지스터를 지원하는 0.13um CMOS로 제작되었으며, 측정된 DNL 및 INL은 10비트에서 각각 최대 0.42LSB, 1.19LSB 수준을 보이며, 동적 성능은 50MS/s 동작속도에서 55.4dB의 SNDR과 68.7dB의 SFDR을 보인다. 시제품 ADC의 칩 면적은 0.53$mm^2$이며, 2.0V의 아날로그 전압, 2.8V 및 1.2V 등 두 종류의 디지털 전원전압에서 총 15.6mW의 전력을 소모한다.

재앙적 예술과 그 도구화된 선별체계: 헌터 조너킨과 댄 퍼잡스키의 작품으로부터 (Catastrophic Art and Its Instrumentalized Selection System : From work by Hunter Jonakin and Dan Perjovschi)

  • 심상용
    • 미술이론과 현장
    • /
    • 제13호
    • /
    • pp.73-95
    • /
    • 2012
  • In terms of element and process, art today has already been fully systemized, yet tends to become even more systemized. All phases of creation and exhibition, appreciation and education, promotion and marketing are planned, adjusted, and decided within the order of a globalized, networked system. Each phase is executed, depending on the system of management and control and diverse means corresponding to the system. From the step of education, artists are guided to determine their styles and not be motivated by their desire to become star artists or running counter to mainstream tendency and fashion. In the process of planning an exhibition, the level of artist awareness is considered more significant than work quality. It is impossible to avoid such systems and institutions today. No one can escape or be freed from the influence of such system. This discussion addresses a serious distortion in the selection system as part of the system connotatively called "art museum system," especially to evaluate artistic achievement and aesthetic quality. Called "studio system" or "art star system," the system distinguishes successful minority from failed absolute majority and justifies the results, deciding discriminative compensations. The discussion begins from work by Hunter Jonakin and Dan Perjovschi. The key point of this discussion is not their art worlds but the shared truth referred by the two as the collusive "art market" and "art star system." Through works based on their experiences, the two artists refer to these systems which restrict and confine them. Jonakin's Jeff Koons Must Die! is avideo game conveying a critical comment on authoritative operation of the museum system and star system. In this work, participants, whether viewer or artist, are destined to lose: the game is unwinnable. Players take the role of a person locked in a museum where artist Jeff Koons' retrospective is held. The player can either look around and quietly observe the works, which causes a game-over, or he can blow the classical paintings to pieces and cause the artist Koons to come out and reprimand the player, also resulting in a game-over. Like Jonakin, Dan Perjovschi's some drawings also focuses on the status of the artist shrunken by the system. Most artists are ruined in a process of competition to survive within the museum system. As John Burger properly pointed out, out of the art systems today, public collections (art museums) and private collections have become "something unbearable." The system justifies the selection system of art stars and its frame of reference, disregarding the problem of producing numerable victims in its process. What should be underlined above all else is that the present selection system seriously shrinks art's creative function and its function of generating meaning. In this situation, art might fall to the level of entertainment, accessible to more people and compromising with popularity. This discussion is based on assumption and consciousness on the matter that this situation might cause catastrophic results for not only explicit victims of the system but also winners, or ones defined as winners. The system of art is probably possible only by desire or distortion stemmed from such desire. The system can be flourished only under the economic system of avarice: quantitatively expanding economy, abundant style, resort economy in Venice and Miami, and luxurious shopping malls with up-to-date facilities. The catastrophe here is ongoing, not a sudden emergence, and dynamic, leading the system itself to a devastating end.

  • PDF

IF 대역 신호처리 시스템 응용을 위한 13비트 100MS/s 0.70㎟ 45nm CMOS ADC (A 13b 100MS/s 0.70㎟ 45nm CMOS ADC for IF-Domain Signal Processing Systems)

  • 박준상;안태지;안길초;이문교;고민호;이승훈
    • 전자공학회논문지
    • /
    • 제53권3호
    • /
    • pp.46-55
    • /
    • 2016
  • 본 논문에서는 IF 대역의 고속 신호처리 시스템 응용을 위해 높은 동적성능을 가지는 13비트 100MS/s ADC를 제안한다. 제안하는 ADC는 45nm CMOS 공정에서 동작 사양을 최적화하기 위해 4단 파이프라인 구조를 기반으로 하며, 광대역 고속 샘플링 입력단을 가진 SHA 회로는 샘플링 주파수를 상회하는 높은 주파수의 입력신호를 적절히 처리한다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 넓은 신호범위를 얻기 위해 이득-부스팅 회로 기반의 2단 증폭기 구조를 가지며, 바이어스 회로 및 증폭기에 사용되는 소자는 부정합을 최소화하기 위해 동일한 크기의 단위 소자를 반복적으로 사용하여 설계하였다. 한편, 온-칩 기준전류 및 전압회로에는 배치설계 상에서 별도의 아날로그 전원전압을 사용하여 고속 동작 시 인접 회로 블록에서 발생하는 잡음 및 간섭에 의한 성능저하를 줄였다. 또한, 미세공정상의 잠재적인 불완전성에 의한 성능저하를 완화하기 위해 다양한 아날로그 배치설계 기법을 적용하였으며, 전체 ADC 칩은 $0.70mm^2$의 면적을 차지한다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.77LSB, 1.57LSB의 값을 가지며, 동적성능은 100MS/s 동작 속도에서 각각 최대 64.2dB의 SNDR과 78.4dB의 SFDR을 보여준다. 본 시제품 ADC는 $2.0V_{PP}$의 넓은 입력신호범위를 처리하는 동시에 IF 대역에서 높은 동적성능을 확보하기 위해 사용공정상의 최소 채널 길이가 아닌 긴 채널 기반의 소자를 사용하며, 2.5V의 아날로그 전압, 2.5V 및 1.1V 두 종류의 디지털 전원전압을 사용하는 조건에서 총 425.0mW의 전력을 소모한다.

45nm CMOS 공정기술에 최적화된 저전압용 이득-부스팅 증폭기 기반의 1.1V 12b 100MS/s 0.43㎟ ADC (A 1.1V 12b 100MS/s 0.43㎟ ADC based on a low-voltage gain-boosting amplifier in a 45nm CMOS technology)

  • 안태지;박준상;노지현;이문교;나선필;이승훈
    • 전자공학회논문지
    • /
    • 제50권7호
    • /
    • pp.122-130
    • /
    • 2013
  • 본 논문에서는 주로 고속 디지털 통신시스템 응용을 위해 고해상도, 저전력 및 소면적을 동시에 만족하는 45nm CMOS 공정으로 제작된 4단 파이프라인 구조의 12비트 100MS/s ADC를 제안한다. 입력단 SHA 회로에는 높은 입력 주파수를 가진 신호가 인가되어도 12비트 이상의 정확도로 샘플링할 수 있도록 게이트-부트스트래핑 회로가 사용된다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 높은 신호스윙을 얻기 위해 이득-부스팅 구조의 2단 증폭기를 사용하며, 넓은 대역폭과 안정적인 신호정착을 위해 캐스코드 및 Miller 주파수 보상기법을 선택적으로 적용하였다. 채널길이 변조현상 및 전원전압 변화에 의한 전류 부정합을 최소화하기 위하여 캐스코드 전류 반복기를 사용하며, 소자의 부정합을 최소화하기 위하여 전류 반복기와 증폭기의 단위 넓이를 통일하여 소자를 레이아웃 하였다. 또한, 제안하는 ADC에는 전원전압 및 온도 변화에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 다양한 시스템에 응용이 가능하도록 하였다. 제안하는 시제품 ADC는 45nm CMOS 공정으로 제작되었으며 측정된 DNL 및 INL은 각각 최대 0.88LSB, 1.46LSB의 값을 가지며, 동적성능은 100MS/s의 동작속도에서 각각 최대 61.0dB의 SNDR과 74.9dB의 SFDR을 보여준다. 시제품 ADC의 면적은 $0.43mm^2$ 이며 전력소모는 1.1V 전원전압 및 100MS/s 동작속도에서 29.8mW이다.