• 반도체디스플레이기술학회지
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• 제2권4호
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• pp.1-7
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• 2003

In this paper, we design the pattern generator circuits using PLDs(Programmable Logic Devices). The pattern generator is the circuit which generates the test pattern signal for the inspection of logical defects of semiconductor products. The proposed circuits are designed by the PLD design tool(MAX+ II of ALTERA). Also the designed circuits are simulated for the verification of the designed ones. The simulation results have a good performance.

• Smart Structures and Systems
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• 제8권1호
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• pp.69-92
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• 2011

This paper presents an emergent pattern recognition approach based on the immune network theory and hierarchical clustering algorithms. The immune network allows its components to change and learn patterns by changing the strength of connections between individual components. The presented immune-network-based approach achieves emergent pattern recognition by dynamically generating an internal image for the input data patterns. The members (feature vectors for each data pattern) of the internal image are produced by an immune network model to form a network of antibody memory cells. To classify antibody memory cells to different data patterns, hierarchical clustering algorithms are used to create an antibody memory cell clustering. In addition, evaluation graphs and L method are used to determine the best number of clusters for the antibody memory cell clustering. The presented immune-network-based emergent pattern recognition (INEPR) algorithm can automatically generate an internal image mapping to the input data patterns without the need of specifying the number of patterns in advance. The INEPR algorithm has been tested using a benchmark civil structure. The test results show that the INEPR algorithm is able to recognize new structural damage patterns.

• 인지과학
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• 제22권4호
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• pp.365-384
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• 2011

변화탐지 과제를 사용한 최근의 시각작업기억 연구는 기억된 표상을 감각적 표상과 대조하는 비교처리 과정이 상대적으로 신속하게 수행될 가능성을 보고하였다[1]. 이러한 가설을 검증하기 위해, 본 연구에서는 기억항목에 대한 공고한 표상 형성이 요구되는 시점 또는 기억항목과 검사항목에 대한 비교 처리가 요구되는 시점에 역행패턴차폐 자극을 제시하여 두 처리 과정에서의 차폐 간섭 효과의 발현 유무를 비교하였다. 실험 1에서는 네 개의 기억항목 또는 검사항목의 제시에 뒤이어 64ms 또는 150ms의 차폐출현간격을 두고 차폐자극이 제시되었으며 피험자는 기억과 검사항목 간 차이 유무를 보고하는 변화탐지 과제를 수행하였다. 실험 결과, 기억항목에 뒤이어 차폐가 제시된 경우(기억차폐 시행)에는 차폐출현간격에 관계없이 변화탐지 정확도가 저조했으나 검사항목에 뒤이어 차폐가 제시된 경우(검사차폐시행)에는 차폐출현간격 64ms 조건에 비해 150ms 조건에서 변화탐지 정확도가 상대적으로 높았다. 실험 2에서는 항목의 개수를 변화시키고(1, 2, 3, 4개) 차폐출현간격을 세분화(117ms, 234ms, 350ms, 584ms)시켜 항목 개수의 증가와 차폐출현간격의 감소에 따른 간섭 효과의 증감패턴을 조사하였다. 기억차폐시행에서는 항목의 개수가 늘어나고 차폐출현간격이 짧아 질수록 점차 증가하는 간섭패턴이 관찰되었으나, 검사차폐시행에서는 이러한 패턴이 상대적으로 미미하였다. 이러한 결과는 시각작업기억의 비교처리과정이 공고화 과정에 비해 상대적으로 신속하고 정확하게 수행된다는 기존 연구의 제안을 지지한다.

• 한국컴퓨터산업학회논문지
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• 제6권2호
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• pp.295-304
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• 2005

본 논문에서는 워드지향 메모리 내에서 셀 사이의 커플링 결함을 검출하기 위한 고갈 테스트 발생(exhaustive test generation) 문제를 연구하였다. 셀 사이의 거플링 결함 모델에 따르면 n 워드를 갖는 메모리 내에서 w-비트 메모리 내용 또는 내용의 변화는 메모리 내의 s-1 워드 내용에 따라 영향을 받는다. 이때 검사 패턴 구성을 위한 최적의 상호작용 방법을 제안 하였으며, 제안한 검사 결과의 체계적인 구조는 간단한 BIST로 구현하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2002년도 하계학술대회 논문집
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• pp.32-35
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• 2002

The work focuses on the development of a Cu lead-frame with a single-sided adhesive tape for cost reduction and reliability improvement of LOC (lead on chip) package products, which are widely used for the plastic-encapsulation of memory chips. Most of memory chips are assembled by the LOC packaging process where the top surface of the chip is directly attached to the area of the lead-frame with a double-sided adhesive tape. However, since the lower adhesive layer of the double-sided adhesive tape reveals the disparity in the coefficient of thermal expansion from the silicon chip by more than 20 times, it often causes thermal displacement-induced damage of the IC pattern on the active chip surface during the reliability test. So, in order to solve these problems, in the resent work, the double-sided adhesive tape is replaced by a single-sided adhesive tape. The single-sided adhesive tape does net include the lower adhesive layer but instead, uses adhesive materials, which are filled in clear holes of the base film, just for the attachment of the lead-frame to the top surface of the memory chip. Since thermal expansion of the adhesive materials can be accommodated by the base film, memory product packaged using the lead-flame with the single-sided adhesive tape is shown to have much improved reliability. Author allied this invention to the Korea Patent Office for a patent (4-2000-00097-9).

• 대한전자공학회논문지SD
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• 제46권9호
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• pp.14-24
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• 2009

System on panel 프레임 버퍼를 위한 메모리 셀 어레이와 주변회로가 설계되었다. 또한, system on panel 공정의 낮은 yield를 극복하기 위해, 블럭 단위의 parallel test 방안이 제안되었다. 기존의 메모리 테스트 보다 빠르게 fault detection이 가능하며, 다양한 embedded memory나 일반 SRAM 테스트 분야에도 적용 가능하다. 또한 기존의 다양한 test vector pattern이 그대로 적용될 수 있어 fault coverage가 높고, 최근의 추세인 hierarchical bit line과 divided word line 구조에도 적용될 수 있다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1996년도 추계학술대회 논문집
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• pp.23-25
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• 1996

In this paper aims at studying the minimal test pattem of the RAM. This also propose a scheme of testing faults from the new fault model using the LLB. The length of test patterns are 6N(1-wsf), 9.5N(2-wsf), 7N(3-wsfl, 3N(4-wsf) operations in N-bit RAM. This test techniques can write into memory cell the number of write operations is reduced and then much testing time is saved. A test set which detects all positive-negative static t-ws faults for t=0, 1, 2, 3, 4 and detects all pattern sensitive fault in memory array. A new fault model, which encompasses the existing fault model Is proposed.

• ETRI Journal
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• 제26권6호
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• pp.520-534
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• 2004

As the density of memories increases, unwanted interference between cells and the coupling noise between bit-lines become significant, requiring parallel testing. Testing high-density memories for a high degree of fault coverage requires either a relatively large number of test vectors or a significant amount of additional test circuitry. This paper proposes a new tiling method and an efficient built-in self-test (BIST) algorithm for neighborhood pattern-sensitive faults (NPSFs) and new neighborhood bit-line sensitive faults (NBLSFs). Instead of the conventional five-cell and nine-cell physical neighborhood layouts to test memory cells, a four-cell layout is utilized. This four-cell layout needs smaller test vectors, provides easier hardware implementation, and is more appropriate for both NPSFs and NBLSFs detection. A CMOS column decoder and the parallel comparator proposed by P. Mazumder are modified to implement the test procedure. Consequently, these reduce the number of transistors used for a BIST circuit. Also, we present algorithm properties such as the capability to detect stuck-at faults, transition faults, conventional pattern-sensitive faults, and neighborhood bit-line sensitive faults.

• 한국통신학회논문지
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• 제22권7호
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• pp.1394-1402
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• 1997

In this work, an efficient test algorithm and BIST architeture a for embedded memories are presented. The proposed test algorithm can fully detect stuck-at fault, transition fault, coupling fault. Moreover, the proposed test algorithm can detect nighborhood pattern sensitive fault which could not be detected in previous march test algoarithms. The proposed test algorithm perposed test algorithm performs testing for neghborhood pattern sensitive fault using backgroung data which has been used word-oriented memory testing.

• 한국항행학회논문지
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• 제15권6호
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• pp.1104-1110
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• 2011

현재의 반도체 검사장비는 테스트 패턴 프로그램을 위한 메모리로 시스템 설계가 간단하고 리프레시가 필요 없는 SRAM(static random access memory) 모듈을 채용하고 있다. 그러나 SRAM 모듈을 이용한 시스템 구성은 용량이 커질수록 장비의 부피가 증가하기 때문에 메모리 대용량화 및 장비의 소형화에 걸림돌이 되고 있다. DRAM(dynamic random access memory)을 이용하여 반도체 검사 장비를 제작할 경우 SRAM 보다 비용과 장비의 면적이 줄어드는 장점이 있지만 DRAM의 특성 상 메모리 셀 리프레시가 필요하여 정시성을 보장해야 하는 문제가 있다. 따라서 본 논문에서는 이러한 문제를 해결하기 위해 DDR2 SDRAM(double data rate synchronous dynamic random access memory)을 이용한 비메모리 검사장비에서 정시성을 보장해 주는 알고리즘을 제안하고 알고리즘을 이용한 메모리 컨트롤러를 개발하였다. 그 결과, DDR2 SDRAM을 이용할 경우 SRAM을 이용할 때 보다 가격과 면적이 줄어들어 가격측면에서는 13.5배 그리고 면적측면에서는 5.3배 이득이 있음을 확인하였다.