• ETRI Journal
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• 제36권4호
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• pp.635-642
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• 2014

Three-dimensional integrated circuits (3D ICs) implement heterogeneous systems in the same platform by stacking several planar chips vertically with through-silicon via (TSV) technology. 3D ICs have some advantages, including shorter interconnect lengths, higher integration density, and improved performance. Thermal-aware design would enhance the reliability and performance of the interconnects and devices. In this paper, we propose thermal-aware floorplanning with min-cut die partitioning for 3D ICs. The proposed min-cut die partition methodology minimizes the number of connections between partitions based on the min-cut theorem and minimizes the number of TSVs by considering a complementary set from the set of connections between two partitions when assigning the partitions to dies. Also, thermal-aware floorplanning methodology ensures a more even power distribution in the dies and reduces the peak temperature of the chip. The simulation results show that the proposed methodologies reduced the number of TSVs and the peak temperature effectively while also reducing the run-time.

• ETRI Journal
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• 제37권1호
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• pp.118-127
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• 2015

The power consumption of 3D many-core processors can be reduced, and the power delivery of such processors can be improved by introducing voltage island (VI) design using on-chip voltage regulators. With the dramatic growth in the number of cores that are integrated in a processor, however, it is infeasible to adopt per-core VI design. We propose a 3D many-core processor architecture that consists of multiple voltage clusters, where each has a set of cores that share an on-chip voltage regulator. Based on the architecture, the steady state temperature is analyzed so that the thermal characteristic of each voltage cluster is known. In the voltage scaling and task scheduling stages, the thermal characteristics and communication between cores is considered. The consideration of the thermal characteristics enables the proposed VI formation to reduce the total energy consumption, peak temperature, and temperature gradients in 3D many-core processors.

• 융합신호처리학회논문지
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• 제23권2호
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• pp.50-61
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• 2022

This work demonstrates the design and evaluation of Aqua-Aware, a lightweight miniaturized light emitting diode (LED) based underwater compact sensor node which is used to obtain different characteristics of the underwater environment. Two optical sensor nodes have been designed, developed, and evaluated for a short and medium link range called as Aqua-Aware short range (AASR) and Aqua-Aware medium range (AAMR), respectively. The hardware and software implementation of proposed sensor node, algorithms, and trade-offs have been discussed in this paper. The underwater environment is emulated by introducing different turbulence effects such as air bubbles, waves and turbidity in a 4-m water tank. In clear water, the Aqua-Aware achieved a data rate of 0.2 Mbps at communication link up to 2-m. The Aqua-Aware was able to achieve 0.2 Mbps in a turbid water of 64 NTU in the presence of moderate water waves and air bubbles within the communication link range of 1.7-m. We have evaluated the luminous intensity, packet success rate and bit error rate performance of the proposed system obtained by varying the various medium characteristics.

• 한국항행학회논문지
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• 제14권3호
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• pp.432-438
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• 2010

본 논문에서는 반도체 장비의 상황을 인지하는 시스템을 제안하고 이에 대한 성능을 평가하였다. 제안하는 시스템은 반도체 장비 주변에 배치된 클라이언트 노드의 가속도, 압력, 온도, 가스 센서로부터 정보를 획득하고 서버로 데이터를 전송한다. 서버로 전송된 데이터는 다중 이벤트 및 단일 이벤트의 상황인지 알고리즘을 통해 알람을 3단계로 발생시키게 된다. 제안한 상황인지 시스템의 동작 실험결과에 따른 상황인지 알고리즘을 사용하지 않은 경우보다 알람이 약 80% 정도 적게 발생하여 정보의 신뢰성 및 효율성을 향상시켰으며, 다수의 클라이언트 노드로부터 주위의 정보를 습득할 수 있으므로 반도체 장비의 효과적인 상태감시가 가능함을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권2호
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• pp.87-97
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• 2013

Negative bias temperature instability (NBTI) and positive bias temperature instability (PBTI) are critical circuit reliability issues in highly scaled CMOS technologies. In this paper, we analyze the impacts of NBTI and PBTI on SRAM $V_{MIN}$, and present a design solution for mitigating the impact of NBTI and PBTI on SRAM $V_{MIN}$. Two different types of SRAM $V_{MIN}$ (SNM-limited $V_{MIN}$ and time-limited $V_{MIN}$) are explained. Simulation results show that SNM-limited $V_{MIN}$ is more sensitive to NBTI while time-limited $V_{MIN}$ is more prone to suffer from PBTI effect. The proposed NBTI/PBTI-aware control of wordline pulse width and woldline voltage improves cell stability, and mitigates the $V_{MIN}$ degradation induced by NBTI/PBTI.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.547-549
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• 2010

본 논문에서는 실내 환경에서 반도체 장비 주변에 배치된 다수의 센서로부터 정보를 취득하고 취득된 정보를 바탕으로 반도체 장비의 상황을 인지하는 시스템을 제안한다. 제안하는 반도체 장비 상황인지 시스템은 가속도, 압력, 온도, 가스 센서로부터 정보를 취득하고 서버로 전송한다. 그리고 서버로 전송된 데이터는 단일이벤트와 다중이벤트의 상황인지 알고리즘을 통해 알람을 발생시킨다. 그 결과 불필요한 알람이 줄어 수준 높은 실시간 감시가 가능하고 주위의 정보를 한 번에 알 수 있어 효율적인 관리가 가능하다.

• 한국정보과학회논문지:시스템및이론
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• 제36권6호
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• pp.532-542
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• 2009

동적 온도 제어 기술은 마이크로프로세서 내부 특정 유닛의 온도가 크게 올라가는 열섬 문제를 해결하기 위해 널리 사용되는 기법으로 냉각 비용을 감소시키고 칩의 신뢰성을 높인다는 장점이 있지만, 기법 적용으로 인해 성능이 저하되는 단점이 있다. 본 논문에서는 부동소수점 응용 프로그램 수행 시 발열 문제를 해결하기 위해 적용되는 동적 온도 제어 기술로 인한 성능 저하를 최소화하기 위하여 듀얼 부동소수점 가산기 구조를 제안하고자 한다. 부동소수점 응용 프로그램을 수행할 때, 가장 많이 활성화되는 유닛 중 하나인 부동소수점 가산기를 두 개로 중복시켜서 접근을 분산시키는 기법을 통해 열섬 문제를 해결하고자 한다. 또한 상호 인접한 유닛 간의 열 전달로 인해 온도가 상승하는 문제를 해결하기 위하여, 열 진달 지연 공간을 마이크로프로세서 내에 배치시키는 방법을 제안한다 제안 기법들의 적용 결과, 동적 온도 관리 기술을 사용하는 환경에서 마이크로프로세서의 최고 온도가 평균 $5.3^{\circ}C$ 최대 $10.8^{\circ}C$ 낮아지면서 발열로 인한 칩의 안정성 저하 문제를 완화시킬 수 있다. 또한 동적 온도 관리 기술이 적용되는 시간을 크게 줄임으로써 프로세서의 성능은 평균 1.41배(최대 1.90배) 향상된다.

• 한국컴퓨터정보학회논문지
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• 제15권11호
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• pp.1-9
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• 2010

집적회로 공정기술이 급속도로 발달하면서 멀티코어 프로세서를 설계하는데 있어서 내부 연결망 (interconnection)은 성능 향상을 방해하는 주요 원인이 되고 있다. 멀티코어 프로세서의 내부 연결망에서 발생하는 병목 (bottleneck) 현상을 해결하기 위한 방안으로 최근에는 2D 평면 구조에서 3D 적층 구조로 설계 방식을 변경하는 기법이 주목을 받고 있다. 3D 구조는 칩 내부의 와이어 길이를 크게 감소시킴으로써 성능 향상과 전력 소모 감소의 큰 이점을 가져오지만, 전력 밀도 증가로 인한 온도 상승의 문제를 발생시킨다. 따라서 효율적인 3D 구조 멀티코어 프로세서를 설계하기 위해서는 내부의 온도 문제를 해결할 수 있는 설계 기법이 우선적으로 고려되어야 한다. 본 논문에서는 실험을 통해 다양한 측면에서 3D 구조 멀티코어 프로세서 내부의 온도 분포를 분석하고자 한다. 3D 구조 멀티코어 프로세서에서 수행되는 프로그램의 특성, 냉각 효과, 동적 주파수 조절 기법 적용에 따른 각 코어의 온도 분포를 상세하게 분석함으로써 저온도 3D 구조 멀티코어 프로세서 설계를 위한 가이드라인을 제시하고자 한다. 실험 결과, 3D 구조 멀티코어 프로세서의 온도를 효과적으로 관리하기 위해서는 더 높은 냉각 효과를 갖는 코어를 상대적으로 더 높은 동작 주파수로 작동 시켜야 하고 온도에 영향을 많이 주는 작업 또한 더 높은 냉각 효과를 갖는 코어에 할당해야 함을 알 수 있다.

• 조명전기설비학회논문지
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• 제22권2호
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• pp.1-9
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• 2008

빛은 인간이 주거공간에서 삶을 영위함과 더불어 창조활동을 하는데 있어서 가장 중요한 요소이다. 특히 식탁조명설계는 인간에게 신체적 심리적으로 가장 중요한 요소로 작용함에도 불구하고 현재까지 미적인 면만을 강조하였다. 그 이유는 조명디자이너가 KS기준조도에 맞추어 조명설계를 하고 있는데, KS기준조도는 한국의 사회 문화적 특성을 고려하지 않은 일본의 기준조도(JIS)를 기본으로 만들어진 것이므로 적절치 못한 조도레벨인 것이다. 따라서 한국의 특성이 반영된 기준조도 설정이 매우 시급한 상황이다. 본 연구에서는 현재 공동주택에 적용되고 있는 조명설계 현황을 조사하고 분석하여 한국의 식문화에 적절한 조도레벨, 색온도, 조명디자인을 제안하여 조명설계시 가이드라인으로 활용하고자 한다.

• Journal of Computing Science and Engineering
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• 제4권3호
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• pp.189-206
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• 2010

It is generally accepted that dynamic voltage scaling (DVS) is one of the most effective techniques of energy minimization for real-time applications in embedded system design. The effectiveness comes from the fact that the amount of energy consumption is quadractically proportional to the voltage applied to the processor. The penalty is the execution delay, which is linearly and inversely proportional to the voltage. According to the granularity of tasks to which voltage scaling is applied, the DVS problem is divided into two subproblems: inter-task DVS problem, in which the determination of the voltage is carried out on a task-by-task basis and the voltage assigned to the task is unchanged during the whole execution of the task, and intra-task DVS problem, in which the operating voltage of a task is dynamically adjusted according to the execution behavior to reflect the changes of the required number of cycles to finish the task before the deadline. Frequent voltage transitions may cause an adverse effect on energy minimization due to the increase of the overhead of transition time and energy. In addition, DVS needs to be carefully applied so that the dynamically varying chip temperature should not exceed a certain threshold because a drastic increase of chip temperature is highly likely to cause system function failure. This paper reviews representative works on the theoretical solutions to DVS problems regarding inter-task DVS, intra-task DVS, voltage transition, and thermal-aware DVS.