• 대한전자공학회논문지SD
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• 제48권8호
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• pp.18-24
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• 2011

칩의 적층 기술이 적용된 TSV기반 3D IC로 진화함에 따라 새로운 문제점이 발생하게 되었다. Bonding 이후 다이간 TSV가 제대로 연결되었는지 테스트하지만 Redundnacy TSV에 대해서는 테스트하지 않는다. 그러나 더 높은 수율을 얻기 위해서는 redundancy TSV에 대한 연결 테스트를 수행해야 한다. redundancy TSV의 연결을 테스트하고 진단하여 고장 있는 TSV를 대체함으로써 더 높은 수율을 얻을 수 있다. 본 논문에서는 TSV기반 3D IC에서 다이간의 TSV 연결 테스트뿐 아니라 redundancy TSV 테스트를 위한 래퍼셀을 제안하고자 한다. 제안하는 래퍼셀은 하드웨어로 설계하였을 시 기존의 테스트패턴을 그대로 사용할 수 있고, 소프트웨어 설계 시에는 면적을 최소화할 수 있다.

• 전자공학회논문지
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• 제50권1호
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• pp.131-136
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• 2013

칩 적층기술의 발달로 TSV(Through Silicon Via) 기반 3D IC가 개발되었다. 3D IC의 높은 신뢰성과 수율을 얻기 위해서는 pre-bond 와 post-bond 수준에서 다양한 TSV 테스트가 필수적이다. 본 논문에서는 pre-bond 다이의 TSV 연결부에서 발생하는 미세한 고장과 post-bond 적층된 3D IC의 TSV 연결선에서 발생하는 다양한 고장을 테스트할 수 있는 설계기술을 소개한다. IEEE 1500 표준 기반의 래퍼셀을 보완하여 TSV 기반 3D IC pre-bond 및 post-bond의 at speed test를 통하여 known-good-die와 무결점의 3D IC를 제작하고자 한다.

• 전기학회논문지
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• 제64권4호
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• pp.592-597
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• 2015

3D-IC is a novel semiconductor packaging technique stacking dies to improve the performance as well as the overall size. TSV is ideal for 3D-IC because it is convenient for stacking and excellent in electrical characteristics. However, due to high-density and micro-size of TSVs, they should be tested with a non-invasive manner. Thus, we introduce a TSV test method on test prober without a direct contact in this paper. A capacitive coupling effect between a probe tip and TSV is used to discriminate small TSV faults like voids and pin-holes. Through EM simulation, we can verify the size of eye-patterns with various frequencies is good for TSV test tools and non-contact test will be promising.

• 전기학회논문지
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• 제63권12호
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• pp.1710-1715
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• 2014

In this paper, we propose a novel on-chip test logic for TSV fault detection in 3-dimensional integrated circuits. The proposed logic called OTT realizes the input signal delay-based TSV test method introduced earlier. OTT only includes one F/F, two MUXs, and some additional logic for signal delay. Thus, it requires small silicon area suitable for TSV testing. Both pre-bond and post-bond TSV tests are able to use OTT for short or open fault as well as small delay fault detection.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권2호
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• pp.226-235
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• 2016

The yield of 3D stacked IC manufacturing improves with the pre-bond integrity testing of through silicon vias (TSVs). In this paper, an efficient pre-bond test method is presented based on IEEE std. 1500, which can precisely diagnose any happening of TSV defects. The IEEE std. 1500 wrapper cells are augmented for the proposed method. The pre-bond TSV test can be performed by adjusting the driving strength of TSV drivers and the test clock frequency. The experimental results show the advantages of the proposed approach.

• 마이크로전자및패키징학회지
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• 제20권3호
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• pp.1-6
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• 2013

TSV는 그동안 3D IC 적층을 하는데 핵심 기술로 많이 연구되어 왔고, RC delay를 줄여 소자의 성능을 향상시키고, 전체 시스템 사이즈를 줄일 수 있는 기술로 각광을 받아왔다. 최근에는 TSV를 전기적 연결이 아닌 소자의 열관리를 위한 구조로 연구되고 있다. TSV를 이용한 liquid cooling 시스템 개발은 TSV 제조, TSV 디자인 (aspect ratio, size, distribution), 배선 밀도, microchannel 제조, sealing, 그리고 micropump 제조까지 풀어야 할 과제가 아직 많이 남아있다. 그러나 TSV를 이용한 liquid cooling 시스템은 열관리뿐 아니라 신호 대기시간(latency), 대역폭(bandwidth), 전력 소비(power consumption), 등에 크게 영향을 미치기 때문에 3D IC 적층 기술의 장점을 최대로 이용한 차세대 cooling 시스템으로 지속적인 개발이 필요하다.

• Journal of Welding and Joining
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• 제31권6호
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• pp.77-83
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• 2013

3D packaging technology using TSV (Through Silicon Via)has been studied in the recent years to achieve higher performance, lower power consumption and smaller package size because electrical line is shorter electrical resistivity than any other packaging technology. To stack TSV chips vertically, reliable and robust bonding technology is required because mechanical stress and thermal stress cause fracture during the bonding process. Cu pillar/solder ${\mu}$-bump bonding process is usually to interconnect TSV chips vertically although it has weak shape to mechanical stress and thermal stress. In this study, we suggest Insert-Bump (ISB) bonding process newly to stack TSV chips. Through experiments, we tried to find optimal bonding conditions such as bonding temperature and bonding pressure. After ISB bonding, we observed microstructure of bump joint by SEM and then evaluated properties of bump joint by die shear test.

• ETRI Journal
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• 제36권2호
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• pp.301-308
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• 2014

Three-dimensional integration technology results in area savings, platform power savings, and an increase in performance. Through-silicon via (TSV) assembly and manufacturing processes can potentially introduce defects. This may result in increases in manufacturing and test costs and will cause a yield problem. To improve the yield, spare TSVs can be included to repair defective TSVs. This paper proposes a new built-in self-test feature to identify defective TSV channels. For defective TSVs, this paper also introduces dynamic self-repair architectures using code-based and hardware-mapping based repair.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2013년도 춘계학술대회 논문집
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• pp.140-140
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• 2013

3차원 실장을 위한 TSV의 제조 공정 중에 발생할 수 있는 Cu의 돌출 거동에 대해 연구하였다. Cu의 돌출은 반도체를 제조할 때 고온(>$350^{\circ}C$) 공정인 BEOL (back end of line) 중에 발생하는 현상이다. Cu의 돌출은 Si과 Cu의 열팽창계수 차이에 의해 발생하는 현상으로 고온 공정 뿐만아니라 열충격 시험과 같은 열피로에 의해서 발생할 수 있다. 따라서 본 연구에서는 $-65^{\circ}C$에서 15분과 $150^{\circ}C$에서 15분을 1 사이클로 설정하여 0, 250, 500, 1000 사이클의 열충격 시험을 수행하였다. 열충격 시험 후 각 사이클에서의 Cu 돌출 거동과 Cu의 표면 거칠기 변화에 대해 연구하였다.

• 대한금속재료학회지
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• 제48권6호
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• pp.557-564
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• 2010

Formation of Sn through-silicon-via (TSV) and its interconnection processes were studied in order to form a three-dimensional interconnection structure of chip-stack packages. Different from the conventional formation of Cu TSVs, which require a complicated Cu electroplating process, Sn TSVs can be formed easily by Sn electroplating and reflow. Sn via-filling behavior did not depend on the shape of the Sn electroplated layer, allowing a much wider process window for the formation of Sn TSVs compared to the conventional Cu TSV process. Interlocking joints were processed by intercalation of Cu bumps into Sn vias to form interconnections between chips with Sn TSVs, and the mechanical integrity of the interlocking joints was evaluated with a die shear test.