• 한국컴퓨터정보학회논문지
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• 제25권2호
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• pp.41-48
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• 2020

본 논문은 유한체상의 곱셈과 제곱을 동시에 실행 가능한 알고리즘에서 공통적인 연산 부분을 도출하고, 순차적인 처리를 통해서 하드웨어를 감소시키고 공간면에서 효율적인 비트-병렬 시스톨릭 어레이를 제안한다. 제안한 시스톨릭 어레이는 기존의 어레이에 비해 적은 공간 및 공간-시간 복잡도(area-time complexity)를 가진다. 기존의 구조들과 비교하면, 제안한 시스톨릭 어레이는 공간 복잡도면에서 Choi-Lee, Kim-Kim의 시스톨릭 어레이의 약 48%, 44% 감소되었으며, 공간-시간 복잡도면에서 약 74%, 44% 가량 감소되었다. 따라서 제안한 시스톨릭 어레이는 VLSI 구현에 적합하며 사물인터넷과 같이 하드웨어 제약이 있는 환경에서 기초적인 구성 요소로 적용할 수 있다.

• 한국항해학회지
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• 제14권4호
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• pp.31-39
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• 1990

A systematic methodology for efficient implementation of processor arrays from regular iterative algorithms is proposed. One of the modern parallel processing array architectures is the Systolic arrays and we use it for processor arrays on this paper. On designing the systolic arrays, there are plenty of mapping functions which satisfy necessary conditions for its implementation to the time-space domain. In this paper, we sue a few conditions to reduce the total number of computable mapping functions efficiently. As a results of applying this methodology, efficient designs of systolic arrays could be done with considerable saving on design time and efforts.

• 산업기술연구
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• 제10권
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• pp.15-20
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• 1990

A parallel processing algorithm for discrete Kalman filter, which is one of the most commonly used filtering technique in modern control, signal processing, and communication, is proposed. Previously proposed parallel algorithms to decrease the number of computations needed in the Kalman filter are the hierachical structures by distributed processing of measurements, or the systolic structures to disperse the computational burden. In this paper, a new parallel Kalman filter employing a structure similar to recursive doubling is proposed. Estimated values of state variables by the new algorithm converge with two times faster data processing speed than that of the conventional Kalman filter. Moreover it maintains the optimality of the conventional Kalman filter.

• 대한전기학회논문지
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• 제39권10호
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• pp.1057-1065
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• 1990

A parallel processing algorithm for the discrete Kalman filter, which is one of the most commonly used filtering techniques in modern control, signal processing, and communication, is proposed. To decrease the number of computations critical in the Kalman filter, previously proposed parallel algorithms are of the hierarchical structure by distributed processing of measurements, or of the systolic structure to disperse the computational burden. In this paper, a new parallel Kalman filter employing a structure similar to recursive doubling is proposed. Estimated valuse of state variables by the new algorithm converge faster to the true values because the new algorithm can process data twice faster than the conventional Kalman filter. Moreover, it maintains the optimality of the conventional Kalman filter.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1990년도 하계학술대회 논문집
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• pp.64-67
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• 1990

A parallel processing algorithm for discrete Kalman filter, which is one of the most commonly used filtering technique in modern control, signal processing, and communication. is proposed. Previously proposed parallel algorithms to decrease the number of computations needed in the Kalman filter are the hierachical structures by distributed processing of measurements, or the systolic structures to disperse the computational burden. In this paper, a new parallel Kalman filter employing a structure similar to recursive doubling is proposed. Estimated values of state variables by the new algorithm converge with two times faster data processing speed than that of the conventional Kalman filter. Moreover it maintains the optimality of the conventional Kalman filter.

• 한국정보처리학회논문지
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• 제4권5호
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• pp.1380-1390
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• 1997

본 논문에서는 정규 순환방정식으로 표현된 n차원의 문제로부터 1차원이나 2 차원의 최적 평면 시스톨릭 어레이를 체계적으로 유도하는 방법과 이를 구현한 시스톨릭 어레이 설계시스텀을 제시한다. 구현된 시스템은 주어진 정규 순환방정식을 구문분석하여 문제공간, 자료종속 벡터와 초기값의 위치를 구한다. 이들 정보로부터 공간.시간 변환을 하여 자동으로 시스톨릭 어레이를 유도한다. 이스시템은 유도된 시스톨릭 어레이를 유도한다. 이 시스템은 유도된 시스톨릭 어레이의 병렬수행이 올바르게 이루어지는 지를 시각적으로 검증할 수 있게 해 준다.

• 디지털산업정보학회논문지
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• 제18권1호
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• pp.1-9
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• 2022

Galois field arithmetic is important in error correcting codes and public-key cryptography schemes. Hardware realization of these schemes requires an efficient implementation of Galois field arithmetic operations. Multiplication is the main finite field operation and designing efficient multiplier can clearly affect the performance of compute-intensive applications. Diverse algorithms and hardware architectures are presented in the literature for hardware realization of Galois field multiplication to acquire a reduction in time and area. This paper presents a low complexity semi-systolic multiplier to facilitate parallel processing by partitioning Montgomery modular multiplication (MMM) into two independent and identical units and two-level systolic computation scheme. Analytical results indicate that the proposed multiplier achieves lower area-time (AT) complexity compared to related multipliers. Moreover, the proposed method has regularity, concurrency, and modularity, and thus is well suited for VLSI implementation. It can be applied as a core circuit for multiplication and division/exponentiation.

• 융합신호처리학회논문지
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• 제8권4호
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• pp.293-296
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• 2007

본 논문에서는 벡터 미디언 값을 계산하기 위한 시스톨릭 어레이 구조의 벡터 미디언 필터 구조를 제안하였다. 컬러영상처리에서 벡터 신호는 빨강, 녹색 파랑의 3개의 요소로 이루어져 있다. 벡터 미디어 필터는 빨강, 녹색 파랑 요소로 이루어진 벡터 신호들 중에서 벡터 신호를 크기 순서대로 나열하였을 때 가운데 값을 갖는 벡터 신호를 구하는 필터로, 컬러 영상처리에서 기본적으로 많이 사용되는 필터이다. 벡터 신호가 N 개가 있을 때, 지금 까지 제안된 구조에서는(3N+1) 클럭이 필요하나, 제안된 구조에서는 (N+2) 클럭이 소요된다. 그리고 기존의 구조에서는 N 개의 입력 벡터 신호는 미디언 필터에 병렬로 입력되어야 하나 제안된 구조에서는 입력 신호는 직렬로 인가된다. FPGA를 사용하여 구현하였다.

• 한국통신학회논문지
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• 제16권6호
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• pp.556-565
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• 1991

A가 nxn 삼중대각행렬인 선형방정식 Ax=b를 WZ분해 알고리즘을 이용하여 해석하고 이 알고리즘을 CAM Systolic Array 로 구현했다. 그리고 이 어레이를 평가하기위하여 LU분해 알고리즘을 제시하고 이를 W, D, Z분해 알고리즘과 비교 고찰한 결과 LU분해 알고리즘 보다 WZ분해 알고리즘이 1/4정도 가까운 시간으로 실행시간이 단축될 수 있었다. CAM Systolic Array에서 실행되는 각 단계를 1 time stpe으로 가정하면 2n+1 times이 필요하고 CAM의 데이타 워드는 메트릭스 원소의 값과 행번호, 연산의 형태 및 상태에 관한 정보를 포함하고 pipeline식으로 각 프로세서를 systolic processing하므로서 중앙제어가 필요없고, data brodcasting도 피할 수 있다.

• 한국정보통신학회논문지
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• 제10권9호
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• pp.1538-1544
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• 2006

본 논문은 $GF(2^m)$상의 n차 기 약 AOP를 적용하여 비-시스토릭 병렬 $AB^2+C$ 연산기를 제안한다. 본 논문에서 제안한 연산기 회로는 AND게이트와 EX-OR 게이트만을 사용하여 설계되어지며, 설계된 회로는 기약 AOP의 특성을 이용하여 게이트를 사용하지 않고 결선으로만 연결되어 게이트 및 지 연시간이 없는 순환이동과, m개의 AND 게이트와 m개의 EX-OR게이트를 필요로 하는 승산연산, EX-OR게이트로만 구성되어지는 멱승연산, 승산연산과 멱승연산을 이용한 파워섬연산 및 가산연산 등이 사용된다. 제안된 연산기 법은 AND게이트와 EX-OR게이트만을 사용함으로 고속의 데이터 처리, 저전력 및 집적화 등의 장점이 있으며, $T_A+(1+[log^m_2])T_X$의 연산 지연시간을 갖는다.