• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 춘계종합학술대회
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• pp.749-752
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• 2001

최근 이동 통신 시스템에서 간섭 및 채널 왜곡, 잡음 둥에 의한 시스템의 성능 저하를 막고 통신 성능의 향상 및 시스템 용량 증가를 위해 사용자의 이동 상황에 파라 빔 추적 기능을 갖고 있는 스마트 안테나의 연구가 이루어져 왔다. 이에 본 논문에서는 실시간 처리를 위한 QR-RLS 기반 스마트 안테나 알고리즘을 설계하고, 이를 CPLD로 구현하였다. 구현된 알고리즘의 구조는 적응 필터링에 적합한 Systolic array 형태로 구성되어졌다. 연구된 방법은 컴퓨터 시뮬레이션과 아울러 Alters사의 Max+plus II를 사용하여 CPLD로 구현하였다.

• 전자공학회논문지B
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• 제31B권12호
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• pp.27-34
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• 1994

Block matching motion estimation is the most widely used method for motion compensated coding of image sequences. Based on a two dimensional systolic array, VLSI architecture and implementation of the full search block matching algorithm are described in this paper. The proposed architecture improves conventional array architecture by designing efficient processing elements that can control the data prodeuced by efficient search window division method. The advantages are that 1) it allows serial input to reduce pin counts for efficient composition of local memories but performs parallel processing. 2) It is flexible and can adjust to dimensional changes of search windows with simple control logic. 3) It has no idel time during the operation. 4) It can operate in real/time for low and main level in MPEG-2 standard. 5) It has modular and regular structure and thus is sutiable for VLSI implementation.

• 한국정보통신학회논문지
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• 제10권2호
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• pp.291-297
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• 2006

본 논문에서는 128-bit 블록암호인 SEED 알고리즘을 하드웨어로 구현하는데 있어서 면적을 줄이고 연산속도를 증가시키는 회로구조에 대하여 논하였고 설계결과를 기술하였다. 연산속도를 증가시키기 위해 Pipelined systolic array 구조를 사용하였으며, 입출력 회로에 어떤 버퍼도 사용하지 않는 간단한 구조이다. 이 회로는 10 MHz 클럭을 사용하여 최대 320 Mbps의 암호화 속도를 달성할 수 있다. 회로설계의 목표를 고속 암호화와 회로구조의 단순화에 두었다.

• 정보보호학회논문지
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• 제9권1호
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• pp.135-146
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• 1999

공개 키 암호 시스템에서의 주 연산은 멱승 연산이며 이는 모듈라 곱셈의 반복으로 이루어져 있다. 본 논문에서는 고속 모듈라 곱셈을 위해 Montgomery 알고리듬에 기반한 선형 시스토릭 어레이 곱셈기를 제안하고 이를 설계하였다. 제안 곱셈기는 각 처리기 내부 구조를 간소화할 수 있어 기존 곱셈기에 비해 하드웨어 설계에 필요한 논리 게이트를 약 14%정도 줄일 수 있을 뿐만 아니라 모듈라 곱셈 속도를 약 20%정도 감소시킬 수 있다.

• 한국컴퓨터산업학회논문지
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• 제5권4호
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• pp.511-516
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• 2004

본 논문에서는 움직임 추정을 위한 저전력 VLSI 구조를 제안한다 제안하는 방법은 systolic 구조에서 전처리 연산을 하여 불필요한 블락 정합 위치를 예측한다. 따라서 그 위치의 블락 정합을 하지 않음으로써 연산량을 줄이는 효과가 있다

• 전자공학회논문지B
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• 제32B권5호
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• pp.77-86
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• 1995

In this paper in order to reduce the encoding complexity required in the full search vector quantization(VQ), a new classified vector quantization(CVQ) technique is described employing the minimum-distance classifier. The determination of the optimal subcodebook sizes for each class is an important task in CVQ designs and is not an easy work. Therefore letting the subcodebook sizes be equal. A CVQ technique. Which satisties the optimal CVQ condition approximately, is proposed. The proposed CVQ is a kind of the partial search VQ because it requires a search process within each subcodebook only, and the minimum encoding complexity since the subcodebook sizes are the same in each class. But simulation results reveal while the encoding complexity is only O(N$^{1/2}$) comparing with O(N) of the full-search VQ. A simple systolic array, which has the through-put of k, is also proposed for the implementation of the VQ. Since the operation of the classifier is identical with that of the VQ, the proposed array is applied to both the classifier and the VQ in the proposed CVQ, which shows the usefulness of the proposed CVQ.

• 융합신호처리학회논문지
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• 제8권4호
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• pp.285-292
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• 2007

SoC는 소프트웨어와 하드웨어가 통합 설계되는 시스템 수준 설계 플랫폼이며 상위 수준 합성은 SoC 설계방법론의 중요한 과정이다. 최근 SPARK라 불리는 병렬 상위 수준 합성 툴이 개발되었다. SPARK는 C코드를 입력받아 코드 이동과 다양한 변형 기술을 이용해서 스케줄하고 최종적으로 합성 가능한 RTL VHDL를 생성한다. 기본 적인 디지털 신호 및 영상처리 알고리즘은 반복 순환문으로 표현되며, 합성을 동해 SPARK는 다양한 루프 변형 알고리즘을 적용한다. 그러나 이 기법에 의한 합성 결과는 디자이너가 수동으로 직접 설계한 최적구현과 비교했을 때 성능 면에서 만족할 만한 결과를 생성하지 못한다. 본 논문에서는 전용 프로그램 논리소자를 가지는 새로운 SoC 플랫폼을 제안하고, C로 기술된 행위 수준 반복 순환문을 2차원 시스톨릭 어레이로 매핑하는 과정을 기술한다. 최종적으로 유도된 시스톨릭 어레이는 제안된 SoC 플랫폼 상의 전용 프로그램 논리소자 상에 구현된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.373-376
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• 2001

This paper has been studied a real-time video frame data processing control that used the linear systolic array for motion estimation. The proposed data control processing provides to the input data into the multiple processor array unit(MPAU) from search area and reference block data. The proposed data control architecture has based on two slice band for input data processing. And it has no required external control logic blocks for input data as like reference block or search area data.

• 한국음향학회:학술대회논문집
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• 한국음향학회 1991년도 학술발표회 논문집
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• pp.163-168
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• 1991

In this paper, we propose a new systolic architecture for the order statistics(OS) constant false alarm rate(CFAR) processor. In the proposed architecture, each processing element(PE) can compare two reference data cells with one test cell simultaneously in each clock cycle. So the utilization of each PE in this architecture is 100% whereas the utilization of each PE in the systolic architecture previously reported by Ritcey and Hwang is 50% because of one clock delay between two adjacent PE's active in computation. This can speed up the data processing rate by a factor of two. With this architecture, we can obtain the reduced number of communication links between adjacent PE's and reduction of the latency by half in comparison with the one proposed by Ritcey and Hwang.

• ETRI Journal
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• 제39권4호
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• pp.570-581
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• 2017

Multiplication in finite fields is used in many applications, especially in cryptography. It is a basic and the most computationally intensive operation from among all such operations. Several systolic multipliers are proposed in the literature that offer low hardware complexity or high speed. In this paper, a bit-parallel polynomial basis systolic multiplier for generic irreducible polynomials is proposed based on a modified interleaved multiplication method. The hardware complexity and delay of the proposed multiplier are estimated, and a comparison with the corresponding multipliers available in the literature is presented. Of the corresponding multipliers, the proposed multiplier achieves a reduction in the hardware complexity of up to 20% when compared to the best multiplier for m = 163. The synthesis results of application-specific integrated circuit and field-programmable gate array implementations of the proposed multiplier are also presented. From the synthesis results, it is inferred that the proposed multiplier achieves low power consumption and low area complexitywhen compared to the best of the corresponding multipliers.