A low-power motion-estimation VLSI architecture

움직임 추정을 위한 저전력 VLSI 구조

In this paper, we propose a low-power motion-estimation VLSI architecture based on systolic array using partial norms and spatial correlation. Our approach reduces computational load based on eliminating invalid block-matching points.

본 논문에서는 움직임 추정을 위한 저전력 VLSI 구조를 제안한다 제안하는 방법은 systolic 구조에서 전처리 연산을 하여 불필요한 블락 정합 위치를 예측한다. 따라서 그 위치의 블락 정합을 하지 않음으로써 연산량을 줄이는 효과가 있다