• JSTS:Journal of Semiconductor Technology and Science
• /
• 제14권1호
• /
• pp.131-137
• /
• 2014

A 120 GHz voltage controlled oscillator (VCO) with a divider chain including an injection locked frequency divider (ILFD) and six static frequency dividers is demonstrated using 65-nm CMOS technology. The VCO is designed based on the LC cross-coupled push-push structure and operates around 120 GHz. The 60 GHz ILFD at the first stage of the frequency divider chain is based on a similar topology as the core of the VCO to ensure the frequency alignment between the two circuit blocks. The static divider chain is composed of D-flip flops, providing a 64 division ratio. The entire circuit consumes a DC power of 68.5 mW with the chip size of $1385{\times}835{\mu}m^2$.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제7권4호
• /
• pp.281-286
• /
• 2007

In this paper, sub-circuits for 24 GHz phase locked 100ps(PLLs) using $0.5{\mu}m$ SiGe HBT are presented. They are 24 Ghz voltage controlled oscillator(VCO), 24 GHz to 12 GHz regenerative frequency divider(RFD) and 12 GHz to 1.5 GHz static frequency divider. $0.5{\mu}m$ SiGe HBT technology, which offers transistors with 90 GHz fMAX and 3 aluminum metal layers, is employed. The 24 GHz VCO employed series feedback topology for high frequency operation and showed -1.8 to -3.8 dBm output power within tuning range from 23.2 GHz to 26 GHz. The 24 GHz to 12 GHz RFD, based on Gilbert cell mixer, showed 1.2 GHz bandwidth around 24 GHz under 2 dBm input and consumes 44 mA from 3 V power supply including I/O buffers for measurement. ECL based static divider operated up to 12.5 GHz while generating divide by 8 output frequency. The static divider drains 22 mA from 3 V power supply.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
• /
• pp.137-140
• /
• 2002

This paper is proposed a 8-bit anolog to digital converter for CMOS image sensor. A anolog to digital converter for CMOS image sensor is required function to control gain. Proposed anolog to digital converter is used frequency divider to control gain. At 3.3 Volt power supply, total static power dissipation is 8mW and programmable gain control range is 30dB. The gain control range can be easily increased with insertion of additional flip-flop at divided-by-N frequency divider circuit.

• 한국전자파학회논문지
• /
• 제27권7호
• /
• pp.620-624
• /
• 2016

본 논문은 AM 변조 신호를 전송하기 위한 전류모드논리 주파수 분할기를 설계하고, 모의실험 결과를 통해 입출력 파형과 bias 포인트의 변화에 따른 출력 전압을 분석하였다. 또한, 입력 주파수 1,400 MHz에서 최적화되어 동작하는 주파수 분할기를 설계하였으며, 이를 통해 700 MHz 변조 신호의 전송 가능성을 확인하였다. 설계된 주파수 분할기는 100 MHz부터 3,000 MHz까지 동작하며, 2,900 MHz의 대역폭을 가지고 입력 주파수 1,400 MHz에서 -33 dBm의 입력 전력으로 변환 이득 14 dB를 갖도록 설계되었다. DC 전압 $V_{DD}=3V$에서 입력 전압 $V_{Peak}=0.2V$일 때 $I_{total}=30mA$가 흐르며, 변조 지수 m=0.5인 진폭 변조 신호의 반송파 주파수가 1,400 MHz에서 700 MHz로 분주되는 것을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제12권1호
• /
• pp.107-116
• /
• 2012

In this paper, the trade-off related to bandwidth of high-speed common-mode logic frequency divider is analyzed in detail. A method to optimize the operating frequency, band-width as well as power consumption is proposed. This method is based on bipolar device characteristics, whereby a negative resistance model can be used to estimate the optimal normalized upper frequency and lower frequency of frequency dividers under different conditions, which is conventionally ignored in literatures. This method provides a simple but efficient procedure in designing high performance frequency dividers for different applications. To verify the proposed method, a static divide-by-2 at millimeter wave ranges is implemented in 180 nm SiGe technology. Measurement results of the divider demonstrate significant improvement in the figure of merit as compared with literatures.

• 한국전자파학회논문지
• /
• 제18권5호
• /
• pp.522-529
• /
• 2007

마이크로파 광대역 능동 주파수 분주기는 가변 위상 변환기(tunable polyphase filter)와 가변 영상 주파수 제거 혼합기(tunable image-rejection mixer)를 연결한 것에 정적 이분 주기(static divide-by-2)를 궤환 경로로 연결하여 구성하였다. 출력에서 원하지 않는 불요파 신호를 영상주파수 제거 혼합기와 가변 위상 변환기를 조정함으로써 넓은 주파수 영역에서 제거할 수 있었다. GaInP/GaAs HBT 공정을 이용하여 설계된 1.5 분주비를 갖는 주파수 분주 회로는 4.5 GHz에서 9.2 GHz의 광대역 입력 주파수 영역에서 동작하였으며, $1/3{\times}f_{in}$과 $f_{in}$ 불요파 성분이 모두 -20 dBc 이하로 억제되었다. 소모 전력은 4.1 V에서 29 mA이다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2002년도 ITC-CSCC -1
• /
• pp.341-344
• /
• 2002

This paper is proposed a 8-bit analog to digital converter for CMOS image sensor. A analog to digital converter for CMOS image sensor is required function to control gain. Frequency divider is used In control gain in this proposed analog to digital converter. At 3.3 Volt power supply, total static power dissipation is 8㎽ and programmable gain control range is 30㏈. Newly suggested analog to digital converter is designed by 0.35um 2-poly 4-metal CMOS technology.

• 한국통신학회논문지
• /
• 제29권5C호
• /
• pp.726-736
• /
• 2004

본 논문에서는 타원곡선 암호 시스템을 위한 스칼라 곱셈기를 유한체 GF(2$^{l63}$)상에서 구현하였다. 스칼라 곱셈기는 stand basis를 기반으로 비트-시리얼 곱셈기와 나눗셈기로 구성되어 있으며 이 가운데 가장 많은 시간을 필요로 하는 나눗셈의 효율적인 연산을 위해 확장 유클리드 알고리즘 기반의 새로운 나눗셈 알고리즘을 제안하였다. 기존의 나눗셈기들이 가변적인 데이터 종속성으로 인해 제어 모듈이 복잡해지며 처리 속도가 느린 것에 비해 새로이 제안하는 나눗셈 알고리즘은 입력신호의 크기에 독접 적인 2-bit의 제어 신호만을 필요로 하기 때문에 기존의 나눗셈기에 비하여 하드웨어 사이즈 및 처리 속도면에서 유리하다. 또한 제안하는 나눗셈기의 연산 모듈은 규칙적인 구조를 가지고 있어 입력 신호의 크기에 따라 확장이 용이하다. 새로운 스칼라 곱셈기는 삼성전자 0.18 um CMOS 공정으로 합성하였을 경우 60,000게이트의 하드웨어 사이즈를 가지며 최대 250MHz까지 동작이 가능하다. 이 때 데이터 처리속도는 148kbps로 163-bit 프레임당 1.1㎳ 걸린다. 이러한 성능은 디지털 서명, 암호화 및 복호화 그리고 키 교환 등에 효율적으로 사용될 수 있을 것으로 여겨진다.다.