• 대한전자공학회논문지SD
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• 제42권12호
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• pp.35-44
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• 2005

SoC 설계 기술의 발달로 하나의 칩 내에 집적되는 시스템이 다양한 기능을 수행함에 따라 높은 버스 대역폭이 요구되고 있으며, 시스템 버스의 성능이 전체 시스템의 성능에 큰 영향을 미치고 있다. 본 논문은 다중 마스터를 갖는 SoC용 플랫폼의 효율적인 버스 자원 관리를 위해 다층 구조를 갖는 공유 버스의 레이턴시 모델을 제시하였다. 제안된 모델을 이용하여 시스템의 특성과 레이어 및 마스터 수의 증가에 따른 버스의 레이턴시를 분석하였다. 레이턴시 모델을 통해 유도된 버스 처리량과 MPEG, USB2.0과 같은 IP를 포함하는 SoC플랫폼이 필요로 하는 처리량과의 비교를 통해 IP 수에 적합한 버스 레이어를 정량화하여 특정 SoC플랫폼에 최적인 멀티레이어 구조를 도출하였다. 끝으로 제안된 모델의 레이턴시와 MaxSim을 이용한 버스의 레이턴시를 비교하였을 때, 싱글레이어와 멀티레이어에서 각각 $96\%$와 $85\%$ 이상의 정확도를 보였다.

• 한국멀티미디어학회논문지
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• 제12권5호
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• pp.617-632
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• 2009

본 논문에서는 네트워크 포로토콜의 기능 명세를 소프트웨어 및 하드웨어 태스크로 분할한 후에 태스크 단위에서 조립형 재구성이 가능한 네트워크 프로토콜 스택의 설계 기법을 제안하였다. 또한 네트워크 기능을 사용하는 실시간 응용 서비스의 마감시한을 보장하기 위하여 개별 태스크의 마감시한을 보장함과 동시에 각 태스크 간에 교환되는 메시지의 마감시한을 보장하는 기법을 제안하였다. 제안한 기법은 네트워크 프로토콜의 기능을 태스크 단위로 분할한 후에 조립형 재구성이 가능한 소프트웨어 및 하드웨어 기반의 네트워크 프로토콜 태스크로 설게 및 구현할 수 있다. 또한 제아한 실시간 메시지 교환 기법은 마감시한 내에 메시지의 처리를 완료해야 하는 멀티미디어 응용 서비스의 실시간 속성을 만족시킬 수 있다. 본 논문에서는 TCP/IP 프로토콜을 태스크 단위로 분할하여 SoC(System-on-chip) 플랫폼에서 각각 하드웨어 및 소프트웨어 태스크로 구현한 후에 제안한 기법의 성능을 분석한 결과, 응용 서비스가 요구하는 실시간성 만족도를 제공함과 동시에 TCP/IP 프로토콜의 처리 성능도 향상되었음을 확인하였다.

• Journal of Advanced Marine Engineering and Technology
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• 제35권2호
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• pp.288-294
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• 2011

본 논문에서는 FPGA기반의 SoC보드(Xilinx Virtex-4 ML401 EVM)를 이용한 전력인버터제어시스템을 설계하였다. 선박에 전력시스템을 적용하기 위해서 선박의 최신 통신 프로토콜인 NMEA 2000 표준 프로토콜을 적용하였으며 전력 시스템의 성능을 평가하기 위한 PC기반의 모니터링 프로그램을 제작하였다. 전력 제어시스템은 FPGA기반의 임베디드 SoC보드상에서 이중프로세서(Dualprocessor)형태로 설계하였으며 이중프로세서를 적용함으로써 실시간 제어 감시가 가능하다. 이중프로세서 중 하나는 전력 제어를 위한 PWM신호생성 및 전력 회로내의 주요 전력 파라미터를 센싱 하는 제어용 프로세서로 동작하며(Control processor) 다른 프로세서는 제어프로세서의 각종 전력 센서 파라미터와 제어 파라미터들을 이중포트 램(Dual Port RAM)을 이용하여 정보를 공유하고 외부 NMEA 2000프로토콜 기반의 모니터링 장치와 네트워크 기반의 통신을 수행하는 통신용 프로세서(Communication processor)로 구성된다. 본 논문에서 제작한 전력 제어시스템은 선박내의 분산발전,송배전 및 전압 레귤레이션 시스템에 적용 될 수 있다.

• 정보처리학회논문지A
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• 제15A권1호
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• pp.61-68
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• 2008

본 논문에서는 MPEG-2, MPEG-4, H.264/AVC 및 VC-1 코덱 표준을 동시에 지원하는 멀티 포맷 비디오 복호기 (MFD)의 설계 방법을 제안한다. 제안하는 MFD는 디지털-TV SoC 에 필요한 고사양의 고화질급 비디오 처리를 목표로 하였다. 리스크 프로세서, 온칩 메모리 및 주변 회로 등의 크기가 큰 공용 자원들을 공유하여 크기를 최소화 하였다. 또한, 코덱 별로 추가 및 제거가 용이한 분리 가능한 구조를 사용하였다. 이러한 구조는 이미 설계되고 검증된 코덱의 안정성의 유지를 용이하게 해준다. 설계된 MFD는 65nm 공정에서 크기가 약 2.4M 게이트 이며, 동작속도는 225MHz이다. 본 논문에서 제안한 MFD는 현재까지 알려진 MFD 중 최고 성능인 고화질급(1080p@30fps) 이상의 비디오 디코딩을 지원하며, 가장 많은 종류의 비디오 코덱 표준을 지원한다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.86-93
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• 2010

반도체 공정 및 설계 기술의 발전에 따라 SoC에 보다 많은 기능이 포함되고 데이터 전송량 또한 급격히 증가하고 있다. 이에 따라 SoC 내부의 온 칩 네트워크에서 데이터 전송 속도가 전체 시스템의 성능에 큰 영향을 미치게 되어 이와 관련된 연구가 활발하게 진행되고 있다. 기존의 AHB를 대체하기 위한 온 칩 네트워크 프로토콜로 AXI와 OCP가 대표적으로 거론되고 있으나 전송 성능을 증가시키기 위해 신호선의 수가 크게 증가하여 인터페이스와 네트워크 하드웨어 설계가 매우 어렵고 기존에 널리 사용되던 AHB와 다른 프로토콜과의 호환성도 좋지 않다. 본 논문에서는 이를 개선하기 위한 새로운 온 칩 네트워크 프로토콜을 제안한다. 제안된 프로토콜은 신호선의 수를 기존의 AHB보다 줄이고 AXI 등 다른 프로토콜과의 호환성도 고려하였다. 성능 분석결과 AXI보다는 조금 떨어지는 성능을 보여주고 있으나 8-버스트 이상의 전송에서는 큰 차이가 없고 신호선 수대비 성능에서는 월등히 우수함을 확인하였다.

• 전자공학회논문지
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• 제54권6호
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• pp.93-99
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• 2017

본 연구에서는 Xilinx의 Zynq SoC (system on chip)를 이용하여 초음파 신호의 TOF (Time of Flight)를 측정한다. TOF는 특정 거리를 이동하는 데 소요되는 RF (radio frequency) 기준 신호와 초음파 신호의 시간차이로 부터 계산되고, 공기중 초음파의 속도를 곱하여 초음파 이동거리를 알아낸다. 이를 위해 Zynq의 내장 ADC, FIR (finite impulse response) 필터, Kalman 필터로부터 초음파 펄스를 생성하고, RF 인터페이스로부터 RF 기준펄스를 생성한다. Kalman 필터와 RF 인터페이스는 baremetal 멀티프로세싱에 의해 Zynq의 듀얼 프로세서 코어에 c-코드로 프로그래밍하고 나머지 구성 요소들은 Zynq의 FPGA 내에 설계하여, HW/SW co-design을 구현한다. 이를 통해 HW design에 비해 Zynq 자원의 가용률을 낮추고, 설계 시간을 대폭 줄일 수 있었다. 설계 툴로 Vivado IDE (integrated design environment)를 이용하여, 전체 신호처리 시스템을 계층적 블록 다이어그램의 형태로 설계하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2008년도 추계학술발표대회
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• pp.810-813
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• 2008

본 논문에서 연구하고 구현된 JTAG(Joint Test Action Group) Writer는 하나의 SoC(System On a Chip)만 지원하도록 설계된 기존 제품의 단점을 보완할 수 있도록 각 SoC의 제조 회사에서 제공하는 BSDL(Boundary Scan Description Language)을 이용하여 여러 가지 SoC에 쉽게 사용할 수 있도록 모듈화 했다. 그리고 기존 제품들이 사용하고 있는 직렬 포트나 병렬 포트 대신 안정적이고 편리한 USB(Universal Serial Bus) 접속규격을 지원하도록 개선했다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.74-79
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• 2006

Advanced Microcontroller Bus Architecture (AMBA) 기반 System-on-Chip (SoC)에서는 기능적 테스트를 위해 ARM사의 Test Interface Controller (TIC)를 사용한다. 따라서 구조적 스캔 테스트 패턴도 TIC와 AMBA 버스를 통해 인가하면서 스캔입력과 출력을 동시에 수행할 수 없다는 단점이 있다. 본 논문에서는 ARM 코어를 사용하는 SoC 테스트를 위한 AMBA based Test Access Mechanism (ATAM)을 제안한다. 기존 TIC와의 호환성을 유지하고 스캔 입력과 출력을 동시에 할 수 있으므로 고가의 Automatic Test Equipment (ATE)를 통한 테스트 시간을 대폭 절감할 수 있다.

• 대한전자공학회논문지SD
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• 제40권8호
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• pp.619-630
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• 2003

본 논문은 최근에 많이 사용되는 정형 계산 모델 중 하나인 hierarchical FSM (HFSM)과 synchronous dataflow (SDF) 모델(줄여서 HFSM-SDF)을 이용한 재구성 가능한 SoC 설계에서 실시간 구성 스케줄링(configuration scheduling) 방법을 제시한다. HFSM-SDF 모델을 이용한 재구성 가능한 SoC 설계에서는 HFSM이 갖는 동적인 특성들(예를 들면, AND 관계에 의해 동시에 일어나는 state transition, HFSM이 갖는 복잡한 control flow, 그리고 그에 따른 SDF actor firing의 복잡한 스케줄등)로 인해 구성 스케줄링이 어려운 일이 된다. 그리고 이러한 동적인 특성들로 인해 정적인 구성 스케줄링 방법을 이용해서는 구성에 의한 지연(configuration latency)을 적절히 감추는 것이 어렵다. 본 논문에서는, 이 문제를 해결하기 위해, 실시간에 정확한 구성 순서를 찾은 후, 이를 이용한 동적인 구성 스케줄링 방법을 제안한다. 우선, 실시간에 필요한 구성 순서를 찾기 위해서는, HFSM-SDF 모델이 갖는 특징, 즉, SDF actor들의 실행 순서(firing schedule)는 최상위 FSM state transition 직전에 알 수 있다는 점을 이용할 수 있다. 이렇게 최상위 FSM의 매 transition마다 SDF actor들의 구성 순서를 찾아, ready configuration queue(ready CQ)에 저장한 후에, 전체 시스템의 state transition을 수행하며, 이 과정에서 FPGA에 (기존에 FPGA를 점유하고 있던 SDF actor의 종료 등으로 인해) 공간이 남으면, 실시간 구성스케줄러는 ready CQ를 살펴보고, 필요한 구성을 다운로드한다. 본 논문에서 제시한 실시간 구성 방법을 MPEG4의 natural video decoder와 IS95의 modem 예제에 적용해 본 결과, 수행 시간이 최대 21.8%까지 향상되었으며 메모리 사용의 부담은 무시할 수 있을 정도였다.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.65-72
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• 2005

공정기술과 EDA 툴의 발전에 따라서 하나의 실리콘 다이(Die)에 많은 IP가 집적되고 멀티프로세서가 포함되는 SoC 구조가 가능해지고 있다 그러나 대부분의 기존 SoC 버스는 공유버스 구조라는 문제점으로 인해 통신의 병목현상이 발생하고 이는 전체 시스템 성능을 저하시키는 요인이 된다. 많은 경우에 멀티프로세서 시스템의 성능은 CPU 자체의 속도보다는 효율적인 통신과 균형있는 연산의 분배가 좌우하게 된다 따라서 충분한 SoC 버스 대역폭(Bandwidth)을 확보하기 위한 하나의 해결책으로 크로스바 라우터(Crossbar Router)를 이용하여 효율적인 온 칩 버스구조인 SoC Network Architecture(SNA)를 제안한다. 제안된 SNA구조는 다중 마스터(multi-master)에 대해 다중 채널(multi-channel)을 제공하여 통신의 병목현상을 크게 줄일 수 있으며 뛰어난 확장성을 지원한다. 제안된 구조에 따라 모델 시스템을 설계하고 시뮬레이션을 진행한 결과 AMBA AHB 버스에 비해 평균 $40\%$ 이상 효율이 증가했다.