• 한국통신학회:학술대회논문집
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• 한국통신학회 2004년도 하계종합학술발표회논문초록집
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• pp.177-177
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• 2004

• 전자공학회논문지B
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• 제28B권9호
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• pp.712-718
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• 1991

In this paper, we propose a graphic system for high speed generation of bitmap font data from the outline font data such as PostScript, etc. In desk-top publishing system. A VLSI chip called KAFOG was designed for the high-speed calculation of a cubic Bezier curve, which was implemented in 1.5\ulcorner CMOS gate array using 17,000 gates. A cubic Bezier curve is approximated by a set of line segments in KAFOG at the throughput of 250K curves per second with the clock frequency of 40 MHz. A prototype graphic system was developed using two MC6800 microprocessors and the KAFOG chip. Two microprocessors cooperate in a master and slave mode, and handshaking is used for communication between two processors. KAFOG chip, being controlled by the slave processor, operates as a coprocessor for the calculation of the outline font. The throughput of the prototype graphic system is 40 64$\times$64 outline fonts per sencond.

• 한국정보과학회논문지:정보통신
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• 제32권6호
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• pp.668-675
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• 2005

최근 무선 통신의 발달과 함께 임베디드 시스템의 성능 향상 및 보급률 증가로 기존의 분산 시스템 환경에 무선 임베디드 시스템들이 포함되기 시작하였다. 분산 시스템을 구성하늘 요소들 간의 동기화, 순서화, 그리고 일관성 유지를 위하여 시간 동기화는 반드시 필요하고, 지난 20여 년간 분산 시스템에서의 시간 동기화에 관한 많은 연구가 이루어져 왔다. 하지만 무선 임베디드 시스템에서의 시간 동기화는 메시지 지연과 손실이 많다는 점과 풍부하지 않은 시스템 자원을 고려해야 하므로, 기존 유선 환경에서 사용되었던 시간 동기화 알고리즘을 그대로 적용하기에는 어려운 점이 많다. 이에 본 논문에서는 IEEE 802.11 표준을 확장하여 무선 임베디드 환경에 적합한 시간 동기화 방법을 제안한다. 제안된 방법은 브로드캐스트 통신의 특성을 활용하여 무선 임베디드 환경에서의 제약 조건을 완화함으로써 높은 정확성을 제공하면서 메시지 손실을 감내하여 연속적인 시간 동기화를 제공할 수 있다. 이를 위해 마스터/슬레이브 방식의 구조에서 마스터는 시간 동기화를 위한 시간 정보를 브로드캐스트하고, 슬레이브는 편차와 편차율을 계산하여 마스터의 시간을 추정하고 동기화된 시간인 가상 시간을 계산하였다. 실험을 통해 제안된 시간 동기화 알고리즘을 사용하는 경우 200${\mu}s$ 정도의 표준 편차 범위로 동기화할 수 있음을 보였다.

• 대한기계학회논문집A
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• 제38권7호
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• pp.785-797
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• 2014

EtherCAT의 시계 동기화 기법인 DC(Distributed Clock)는 실시간 분산 제어 시스템에서 고도로 동기화된 기능의 설계를 가능하게 한다. 본 논문은 실제 자동화 시스템에서의 광범위한 실험을 통해 EtherCAT DC 기법의 성능을 평가한다. Xenomai와 IgH EtherCAT 스택을 이용하여 EtherCAT 제어 시스템을 구축하고, 네트워크 내의 노드 간 시계 편차를 분석한다. 실험 결과, 동기 시계의 정확도는 슬레이브 장치의 개수, 드리프트 보정의 주기, 시스템 기준 시계의 종류 등 많은 요소에 의해 영향을 받음을 알 수 있었다. 특히, 시스템 기준 시계의 종류에 따라 마스터 장치의 동작이 근본적으로 상이하며 매우 다른 성능 특성을 초래하므로, 기준 시계의 선택은 신중히 이루어져야 함을 알 수 있었다.

• 한국통신학회논문지
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• 제32권3A호
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• pp.237-246
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• 2007

클락 동기는 실내 측위를 위한 실내 동기망을 구축하는데 있어서 가장 기본적으로 고려해야할 요소 중 하나이다. 본 논문에서는 하드웨어의 복잡성 및 동기에 필요한 데이터 오버헤드를 줄이기 위해 타임스탬프를 사용하지 않고 클락을 동기 시키기 위한 새로운 알고리즘에 대해서 논한다. 또한 동기 성능에 큰 영향을 미치는 주파수 드리프트를 보상해 주기 위한 알고리즘에 대해서도 기술한다. 제안한 동기 알고리즘을 사용한 동기 성능에 대한 평가는 모의실험을 통한 MTIE(Maximum Time Interval Error) 값을 고찰함으로써 이루어졌다. 모의실험에 있어서 실제적인 오실레이터에 대한 주파수 드리프트 값을 사용하였다. 모의실험 결과 1 초의 동기 간격에 1 ns 분해능을 갖고 주 클락과 종속 클락에 TCXO를 사용하면 10 ns 이하의 동기가 가능함을 고찰하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 제39회 하계학술대회
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• pp.1963-1964
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• 2008

Scan design is a structured design-for-testability technique in which flip-flops are re-designed so that the flip-flops are chained in shift registers. We propose a new technique to re-design about clock operation. This technique propose about low power operation of scan clock and saved time of test operation.

• ETRI Journal
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• 제28권3호
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• pp.397-400
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• 2006

The multi-layer advanced high-performance bus (ML-AHB) BusMatrix proposed by ARM is an excellent architecture for applying embedded systems with low power. However, there is one clock cycle delay for each master in the ML-AHB BusMatrix of the advanced microcontroller bus architecture (AMBA) design kit (ADK) whenever a master starts new transactions or changes the slave layers. In this letter, we propose an improved design method to remove the one clock cycle delay in the ML-AHB BusMatrix of an ADK. We also remarkably reduce the total area and power consumption of the ML-AHB BusMatrix of an ADK with the elimination of the heavy input stages.

• 전기전자학회논문지
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• 제23권2호
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• pp.388-394
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• 2019

블록암호 알고리듬 ARIA와 AES 그리고 해시 함수 Whirlpool을 단일 하드웨어로 통합 구현한 AAW(ARIA- AES-Whirlpool) 크립토 코어를 Cortex-M0 CPU에 슬레이브로 인터페이스한 보안 SoC(System-on-Chip) 설계에 대해 기술한다. AAW 크립토 코어는 ARIA, AES, Whirlpool의 알고리듬 특성을 이용한 하드웨어 공유를 통해 저면적으로 구현되었으며, 128-비트와 256-비트의 키 길이를 지원한다. 설계된 보안 SoC 프로토타입을 FPGA 디바이스에 구현하고, 하드웨어-소프트웨어 통합 검증을 하였다. AAW 크립토 코어는 5,911 슬라이스로 구현이 되었으며, AAW 크립토 코어가 포함된 AHB_Slave는 6,366 슬라이스로 구현되었다. AHB_Slave의 최대 동작 주파수는 36 MHz로 예측되었으며, ARIA-128, AES-128의 데이터 처리율은 각각 83 Mbps, 78 Mbps이고, Whirlpool 해시 함수의 512-비트 블록의 처리율은 156 Mbps로 평가되었다.

• 융합신호처리학회논문지
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• 제15권2호
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• pp.70-75
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• 2014

최근 디지털 기기의 다기능화, 휴대화 및 서비스 정보의 대용량화 등으로 인하여 고집적, 저전력, 고성능 SoC(System on Chip) 설계에 대한 요구가 점차 증가하고 있다. 시스템이 빠르게 발전함에 따라 요구되는 하드웨어 성능이 다양해지고 있으며 빠른 설계 확인을 위하여 FPGA(Field Programmabel Gate Array)를 채택하는 시스템이 증가되고 있는 추세이며 FPGA를 채택한 시스템에서는 FPGA와 제어하는 CPU인 ARM코어를 사용한 SoC 시스템이 늘어났다. 이러한 시스템에서 사용되는 AXI(Advanced eXtensible Interface) Bus는 여러 방법으로 이용되지만, 기존의 연구에서는 AXI Slave 구조로 설계가 되어 있다. Slave 구조에서는 CPU가 계속 데이터 전송에 관여하게 되어 자원을 다른 곳에 사용하지 못하는 문제와 AXI Bus가 사용되지 않는 시간이 길어서 전송효율이 떨어지는 문제가 있다. 본 논문에서는 이와 같은 문제를 해결하고자 AXI Master구조를 제안하고, Slave구조와 Master구조의 소모클럭과 합성결과를 비교한 결과, Master구조가 Slave구조에 비해 소모클럭은 51.99% 감소한 것을 확인하였으며, Slice는 31% 정도 감소하였다. 또한, 최대 동작주파수는 107.84MHz로써 약 140% 증가 되는 것을 확인하였다.

• 한국항행학회논문지
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• 제23권5호
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• pp.392-399
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• 2019

본 논문에서는 이동체간 전파지연을 고려한 무선 TDD(time division duplex) 시각 동기화 기법에 대하여 연구하였다. 기존 IEEE 1588 PTP 알고리즘을 응용하였으며, 무선 TDD 통신 시 마스터/슬레이브 노드간 계산된 전파지연 및 클럭 오프셋 시각 보정을 통해 두 노드간의 시각 동기화를 이루게 하였다. IEEE 1588 PTP 알고리즘의 시각 동기화 과정 및 절차를 최적화하였으며, 이를 통해 실시간으로 이동하는 이동체에 대한 전파지연 오차 민감도를 감소시켰다. 시각 보정을 통해 생성된 sync flag 신호는 시험 및 측정값을 통해 1-symbol (1.74 M symbol/sec, ${\pm}287.35ns$) 이내의 최대 +252.5 ns 시각 동기화 정밀도를 갖는 것을 확인하였으며, GPS(global positioning system) 교란 시 생성된 sync flag 신호를 통해 마스터/슬레이브 노드간 시각 동기화를 이룰 수 있음을 확인하였다.