• 대한전자공학회논문지SD
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• 제43권12호
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• pp.23-32
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• 2006

다층 고속 디지털 보드에 대한 빠르고 정확한 전압 버스 설계 방법은 정확하고 정밀한 고속 보드에 전원 공급망 설계 방법을 위해 고안되었다. FAPUD는 PBEC(Path Based Equivalent Circuit)모델과 망 합성 방법의 두 중요 알고리즘을 기반으로 구성된다. PBEC 모델 기반의 회로 레벨의 2차원 전원 분배 망의 전기적 값으로부터 lumped 1차원 회로 모델로 간단한 산술 표현들을 활용한다 제안된 PBEC 기반인 회로 단계 설계는 제안한 지역 접근법을 이용해 수행된다. 이 회로 단계 설계는 온칩 디커플링 커패시터의 크기, 오프칩 디커플링 커패시터의 위치와 크기, 패키지 전압 버스의 유효한 인덕턴스를 직접 결정하고 계산한다. 설계 출력에 따라 모든 디커플링 커패시터가 포한된 lumped 회로 모델과 전압 버스의 레이아웃은 FAPUD 방법을 이용한 후 얻을 수 있다. 미세조정 과정에서, I/O Switching에 의해 덧붙여진 Simultaneous Switching Noise(SSN)를 고려한 보드 재 최적화가 수행될 수 있다 이는 전원 공급 잡음에 I/O 동작 효과가 lumped 회로 모델을 가지고 전 동작 주파수 범위에 대해 추산될 수 있기 때문이다. 게다가 만약 설계에 조정이 필요하거나 교체해야 한다면, FAPUD 방법은 다른 전면 설계변경 없이 디커플링 커패시터들을 대체하여 설계를 수정하는 것이 가능하다. 마지막으로 FAPUD 방법은 전형적인 PEEC 기본설계 방법과 비교해 정확하고 FAPUD 방법의 설계 시간은 전형적인 PEEC 기본 설계 방법의 시간보다 10배가 빠르다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.113-117
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• 2003

The digital systems include the noise in power supply, ground and packaging due to a simultaneous switching of signal, signal reflections and distortions on single and multiple transmission lines. The requirement for the controlled impedance on a PCB can be both a critical success factor and a design challenge. So, the invented tool simulates the tracks controlled impedance with the test coupon. It can saves the design time and supports the economical PCB design.

• 한국정보처리학회논문지
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• 제7권7호
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• pp.2179-2187
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• 2000

This paper provides a heuristic analysis technique which determines an optimal number of V\ulcorner/V\ulcorner pads meeting allowable Simultaneous Switching Noise(SN) budget, early in the design phase. Until now, in determining the number of V\ulcorner/V\ulcorner pads, designers had to simulate packaging models case by case in the design phase or roughly allocate the power/ground pins in an inaccurate way according to typical design rules. However, due to the high density and frequency trends of IC technologies, the V\ulcorner/V\ulcorner pads allocation method can affect an adverse effect on IC operations, which requires more accurate and efficient methods be devised. Thus, this paper proposes an analytic V\ulcorner/V\ulcorner pads calculation method that gives a practical help for packaging designs early in the design phase. The proposed method is applied to a design example of a 1/8x208 pin plastic quad flat package (PQFP) and the results are verified through simulation using HSPICE.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제10권9호
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• pp.4223-4239
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• 2016

In this paper, we consider an amplify-and-forward (AF) full-duplex relay network (FDRN) using simultaneous wireless information and power transfer, where a battery-free relay node harvests energy from the received radio frequency (RF) signals from a source node and uses the harvested energy to forward the source information to destination node. The time-switching relaying (TSR) protocol is studied, with the assumption that the channel state information (CSI) at the relay node is imperfect. We deliver a rigorous analysis of the outage probability of the proposed system. Based on the outage probability expressions, the optimal time switching factor are obtained via the numerical search method. The simulation and numerical results provide practical insights into the effect of various system parameters, such as the time switching factor, the noise power, the energy harvesting efficiency, and the channel estimation error on the performance of this network. It is also observed that for the imperfect CSI case, the proposed scheme still can provide acceptable outage performance given that the channel estimation error is bounded in a permissible interval.

• 마이크로전자및패키징학회지
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• 제20권4호
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• pp.69-74
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• 2013

In this paper, the impact of integrating large number of I/O (Input-Output) and Core power Delivery Network (PDN) on a 6 layers Flip-Chip Ball Grid Array (FCBGA) package is investigated. The impact of core induced supply noise on high-speed I/O interfaces, and high-speed I/O interface's supply noise coupling to adjacent high-speed I/O interfaces' jitter impact are studied. Concurrent stress validation software is used to induce SSO noise on each individual I/O interfaces; and at the same time; periodic noise is introduced from Core PDN into the I/O PDN domain. In order to have the maximum coupling impact, a prototype package is designed to merge the I/O and Core PDN as one while impact on jitter on each I/O interfaces are investigated. In order to understand the impact of the Core to I/O and I/O to I/O noise, the on-die noise measurements were measured and results were compared with the original PDN where each I/O and Core PDN are standalone and isolated are used as a benchmark.

• 한국전자파학회논문지
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• 제21권7호
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• pp.786-795
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• 2010

본 논문에서는 EBG(Electromagnetic Band Gap) 구조에 존재하는 두 단위 셀을 신호 전달 평면상의 브릿지 라인으로 연결하는 새로운 형태의 EBG 구조를 제안하였다. 이와 같은 구조를 갖는 EBG는 단위 셀을 연결하는 비아 홀과 브릿지 라인으로 인해 전원면에서 SSN(Simultaneous Switching Noise)를 효과적으로 차단하였으며, 또한 신호 평면상에서 존재하는 신호선들 사이에서는 우수한 신호 전달 특성을 보였다. 제안된 구조의 EBG는 특정 사이즈에서 차단 주파수 1.2 GHz, 저지 대역폭은 8.3 GHz로 넓은 주파수 대역에서 －30 dB 이하의 저지 대역특성을 나타내었다. 또한 광대역의 저지 대역폭을 유지하면서 신호 평면상에 위치한 신호선이 우수한 신호 전달 특성을 가질 수 있는 전원면/접지면의 위치를 최종적으로 제안하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권2호
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• pp.73-79
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• 2011

This paper describes a reset-free delay-locked loop (DLL) for a memory controller application, with the aid of a hysteresis coarse lock detector. The coarse lock loop in the proposed DLL adjusts the delay between input and output clock within the pull-in range of the main loop phase detector. In addition, it monitors the main loop's lock status by dividing the input clock and counting its multiphase edges. Moreover, by using hysteresis, it controls the coarse lock range, thus reduces jitter. The proposed DLL neither suffers from harmonic lock and stuck problems nor needs an external reset or start-up signal. In a 0.13-${\mu}m$ CMOS process, post-layout simulation demonstrates that, even with a switching supply noise, the peak-to-peak jitter is less than 30 ps over the operating range of 500-1200 MHz. It occupies 0.04 $mm^2$ and dissipates 16.6 mW at 1.2 GHz.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(1)
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• pp.279-282
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• 2000

As digital systems continue to use components with faster edge rates and clock speeds, transmission of the digital information in these systems approaches the microwave realm. At these speeds digital signal fidelity becomes both a critical success factor and design challenge. The noise sources in digital systems include the noise in power supply, ground and packaging media due to simultaneous switching of drivers, signal reflections and distortions on single and multiple transmission lines. This paper presents theory, case studies and design considerations of gigabit interconnection for network and communication systems. The case studies show HSPICE and Ampredictor simulations of alternate approaches. Various subjects including skin effect and dielectric losses, interconnect simulations and crosstalks of connector, affected signal discontinuity, are addressed.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.1601_1602
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• 2009

본 논문은 SSN(Simultaneous Switching Noise) 이 유전체를 통해 다른 시스템에 유기되는 것을 막기 위한 방법인 EBG(Electromagnetic Band-Gap)에 관한 연구이다. 이에 대한 EBG 구조를 설계하기 위해 PDN(Power Delivery Network)에 주기적인 패턴을 삽입한다. 패키지에 EBG 구조를 적용하기 위해 인쇄 회로기판 범위에서 연구되었던 구조를 변형 및 개조하여 EBG 구조가 내포하고 있는 필터의 차단 주파수의 범위를 넓히며 차단 시작 주파수를 1GHz 아래로 낮추는 소형화 방법을 모색한다. 이 연구에서 실시할 EBG 구조에 대한 간단한 고찰과 인쇄 회로 기판에 적합한 AI-EBG(Alternating impedance Electromagnetic Band-Gap) 구조를 이용한 EBG 의 소형화에 대해 언급하고, 소형화를 위한 3-D EBG 의 설계구조에 대해 설명한다. 그리고 저주파에서 차단특성을 높이기 위한 방법으로 3-D EBG를 사용하고 AI-EBG와 비교하여 차단특성의 변화를 Full-wave 시뮬레이션과 측정으로서 비교한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(5)
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• pp.51-54
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• 2002

As digital systems continue to use components with faster edge rate and clock speeds, transmission of the digital information can take place many troubles. The increasing requirement for controlled impedance PCBs becomes both a critical success factor and a design challenge. Especially, the noise sources in digital system include the noise in power supply, ground and packaging due to simultaneous switching of signal, signal reflections and distortions on single and multiple transmission lines. This paper simulates the tracks controlled impedance with the test coupon. So, it can saves the design time and supports the economical PCB design.