• Korean Chemical Engineering Research
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• 제55권2호
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• pp.275-278
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• 2017

Heterogeneous semiconductor composites have been widely used to establish high-performance microelectronic or optoelectronic devices. During a deposition of silicon atoms on silicon/germanium compound surfaces, germanium (Ge) atoms are segregated from the substrate to the surface and are mixed in incoming a silicon layer. To suppress Ge segregation to obtain the interface sharpness between silicon layers and silicon/germanium composite layers, approaches have used silicon hydride gas species. The hydrogen atoms can play a role of inhibitors of silicon/germanium exchange. However, there are few kinetic models to explain the hydrogen effects. We propose using segregation probability which is affected by hydrogen atoms covering substrate surfaces. We derived the model to predict the segregation probability as well as the profile of Ge fraction through layers by using chemical reactions during silicon deposition.

• 전자공학회논문지
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• 제53권3호
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• pp.39-45
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• 2016

본 논문에서는 게르마늄 응축 공정을 모델링하고 공정을 적용한 나노와이어 구조의 게르마늄 PMOSFET의 특성을 소자 시뮬레이션을 통하여 확인하였다. 기존의 연구 결과들을 토대로 하여 모델링을 수행한 결과, 게르마늄 응축 공정 과정에서 얻게 되는 벌크 영역에서의 게르마늄 농도($C_B$)에 대한 실리콘 게르마늄-실리콘 산화막 계면에서의 게르마늄 농도의 비율($C_S$)은 약 4.03, 해당 공정 온도에서 게르마늄 원자의 유효 확산 계수($D_{eff}$)은 약 $3.16nm^2/s$으로 추출되었다. 나아가, 게르마늄 응축 공정을 통하여 구현할 수 있는 실리콘 코어 상에 얇은 게르마늄 채널을 갖는 나노와이어 채널 구조의 PMOSFET을 설계하고 성능을 분석하였다. 이를 통하여, 전영역을 실리콘으로 혹은 게르마늄으로 하는 채널을 갖는 소자에 비하여 실리콘 코어-게르마늄 채널의 동축 이종접합 채널을 갖는 소자가 우수한 특성을 가질 수 있음을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제3권3호
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• pp.153-166
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• 2003

Failure analysis is fundamental to the design and development methodology of electrostatic discharge (ESD) devices and ESD robust circuits. The role of failure analysis (FA) in the models, methodology, band mechanisms evaluation for improving ESD robustness of semiconductor products in CMOS, silicon-on-insulator (SOI) and silicon germanium (SiGe) technologies will be reviewed.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2010년도 하계학술대회 논문집
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• pp.346-346
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• 2010

A capacitorless one transistor dynamic random access memory (1T-DRAM) on silicon-germanium-on-insulator substrate was investigated. SGOI technology can make high effective mobility because of lattice mismatch between the Si channel and the SiGe buffer layer. To evaluate memory characteristics of 1T-DRAM, the floating body effect is generated by impact ionization (II) and gate induced drain leakage (GIDL) current. Compared with use of impact ionization current, the use of GIDL current leads to low power consumption and larger sense margin.

• 한국진공학회지
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• 제20권2호
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• pp.77-85
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• 2011

실리콘(Si)에 비해 상대적으로 밴드 갭이 작고, 열전도도가 낮으며, 기존의 Si 반도체 공정 기술과 호환이 가능한 실리콘-게르마늄(SiGe) 합금은 트랜지스터, 광수신 소자, 태양전지, 열전 소자 등 다양한 전자 소자에서 사용되고 있다. 본 논문에서는 SiGe 합금이 전자소자에 응용되는 원리 및 응용과 관련된 기술적인 논제들을 고찰한다. Si에 비해 밴드 갭이 작은 게르마늄(Ge)이 그 구성 원소인 SiGe 합금의 밴드 갭은 Si과 Ge의 분률과 상관없이 항상 Si의 밴드 갭 보다 작다. 이러한 SiGe의 작은 밴드 갭은 전류 이득의 손실 없이 베이스 두께를 감소시키는 것을 가능하게 하여 바이폴라 트랜지스터의 동작속도를 향상시킨다. 또한, Si이 흡수하지 못하는 장파장 대의 빛을 SiGe이 흡수하여 광전류를 생성하게 함으로써 태양전지의 변환효율을 증가시킨다. 질량이 서로 다른 Si 및 Ge 원소의 불규칙적인 분포에 의해 발생하는 포논 산란 효과 때문에 SiGe 합금은 순수한 Si 및 Ge과 비교할 때 낮은 열전도도를 갖는다. 낮은 열전도도 특성의 SiGe 합금은 전자 소자 구조 내에서의 열 손실을 억제하는데 효과가 있으므로 Si 반도체 공정 기반의 열전 소자의 구성 물질로서 활용이 기대된다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권3호
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• pp.136-147
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• 2009

In this paper we analyze the influence of source/drain (S/D) extension region design for minimizing short channel effects (SCEs) in 25 nm gate length single and double gate Silicon-on-Insulator (SOI) and Germanium-on-Insulator (GOI) MOSFETs. A design methodology, by evaluatingm the ratio of the effective channel length to the natural length for the different devices (single or double gate FETs) and technology (SOI or GOI), is proposed to minimize short channel effects (SCEs). The optimization of non-overlapped gate-source/drain i.e. underlap channel architecture is extremely useful to limit the degradation in SCEs caused by the high permittivity channel materials like Germanium as compared to that exhibited in Silicon based devices. Subthreshold slope and Drain Induced Barrier Lowering results show that steeper S/D gradients along with wider spacer regions are needed to suppress SCEs in GOI single/double gate devices as compared to Silicon based MOSFETs. A design criterion is developed to evaluate the minimum spacer width associated with underlap channel design to limit SCEs in SOI/GOI MOSFETs.

• Current Photovoltaic Research
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• 제8권3호
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• pp.94-101
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• 2020

This study was trying to focus on achieving high efficiency of multi junction solar cell with thin film silicon solar cells. The proposed thin film Si-Ge/c-Si tandem junction solar cell concept with a combination of low-cost thin-film silicon solar cell technology and high-efficiency c-Si cells in a monolithically stacked configuration. The tandem junction solar cells using amorphous silicon germanium (a-SiGe:H) as an absorption layer of upper sub-cell were simulated through ASA (Advanced Semiconductor Analysis) simulator for acquiring the optimum structure. Graded Ge composition - effect of E_g profiling and inserted buffer layer between absorption layer and doped layer showed the improved current density (J_sc) and conversion efficiency (η). 13.11% conversion efficiency of the tandem junction solar cell was observed, which is a result of showing the possibility of thin film Si-Ge/c-Si tandem junction solar cell.

• 한국재료학회:학술대회논문집
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• 한국재료학회 1999년도 추계학술발표강연 및 논문개요집
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• pp.75-75
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• 1999

• 대한기계학회논문집A
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• 제39권7호
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• pp.653-657
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• 2015

표면확산계수의 활성화를 통한 실리콘-게르마늄(silicon-germanium) 양자점의 성장을 수치해석적으로 구현하였다. 실리콘 기판 위에 증착된 실리콘-게르마늄 박막의 성장을 표현하는 비선형 지배방정식을 유도하였으며, 확산계수를 온도의 함수로 고려하여 표면확산계수의 국소적 향상이 미치는 효과를 살펴보았다. 해석결과는 안정상태의 박막이 섭동될 때에 양자점이 자기조립되는 과정을 보여주며, 박막표면의 국소부위에 선택적으로 구조물이 성장하는 현상을 나타낸다. 본 연구는 바텀업(bottom-up) 방식이 내재적으로 지닌 불규칙성을 해결할 대안을 마련하여 양자기기를 위한 공정개발의 방향을 제시한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권4호
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• pp.367-380
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• 2013

In this paper, an analytical threshold voltage model is developed for a short-channel double-material-gate (DMG) strained-silicon (s-Si) on silicon-germanium ($Si_{1-X}Ge_X$) MOSFET structure. The proposed threshold voltage model is based on the so called virtual-cathode potential formulation. The virtual-cathode potential is taken as minimum channel potential along the transverse direction of the channel and is derived from two-dimensional (2D) potential distribution of channel region. The 2D channel potential is formulated by solving the 2D Poisson's equation with suitable boundary conditions in both the strained-Si layer and relaxed $Si_{1-X}Ge_X$ layer. The effects of a number of device parameters like the Ge mole fraction, Si film thickness and gate-length ratio have been considered on threshold voltage. Further, the drain induced barrier lowering (DIBL) has also been analyzed for gate-length ratio and amount of strain variations. The validity of the present 2D analytical model is verified with ATLAS$^{TM}$, a 2D device simulator from Silvaco Inc.