• 한국진공학회지
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• 제7권4호
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• pp.397-402
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• 1998

헬리콘 플라즈마 장치에서 주 입력 전력, 공정 압력을 변수로 산화막 식각 특성을 조사하였다. 산화막 식각 특성은 주 입력 전력이 높을수록, 그리고 공정 압력이 낮을수록 좋 아졌다. $C_4F_8$ 플라즈마에서 주 입력 전력이 300W에서 2000W로 증가함에 따라 실리콘에 대 한 선택비는 2.9에서 25.33로 증가하였으며, 공정압력이 10mTorr에서 1.5mTorr로 감소함에 따라 2.3에서 16.21로 증가하였다. 4극 질량 분석기를 사용하여 플라즈마 내의 라디칼 종 및 이온 종의 상대적 변화 추이를 살펴본 결과, 공정 압력이 낮아지고 입력 전력이 높아질수록 이온 종의 밀도가 라디칼 종의 밀도에 비하여 상대적으로 높아지면서 고선택비 식각이 얻어 지는 것으로 밝혀졌다.

• Korean Chemical Engineering Research
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• 제45권5호
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• pp.493-499
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• 2007

본 연구에서는 UV photo-lithography 방식의 particle replication in non-wetting templates(PRINT) 법을 이용하여 약물 전달에 운반체로 사용되는 $3{\mu}m{\times}3{\mu}m{\times}2{\mu}m$ 사이즈의 균일한 고분자 하이드로젤 입자를 제조하였다. 몰드(mold)와 기재(substrate)는 PRINT 방식을 통하여 탄성을 지닌 perfluoropolyethers(PFPE)로 제작하였으며 이를 반복적으로 사용할 수 있도록 하였다. 제작된 입자는 점착성이 있는 수용성 고분자를 이용하여 회수하였다. 입자의 주요 성분은 생분해성 고분자인 poly(ethylene glycol) diacrylate(PEG-diA)이며, 세포 uptake에 적합하도록 aminoethylacrylate(AEM)와 2-acryloxyethyltrimethyl ammonium chloride(AETMAC)를 첨가하였다. 본 연구를 통해 균일하고 원하는 크기의 생체분해성 고분자 입자를 제작하는 PRINT 기술이 약물 전달 및 유전자 전달에 필요한 수송체인 비바이럴 벡터를 제작하기 위한 효과적인 기술임을 제시하였다.

• 한국산학기술학회논문지
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• 제14권4호
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• pp.1915-1920
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• 2013

본 논문은 열 해석 시뮬레이션과 주조로의 구조 변경을 통한 실리콘 잉곳의 방향성 응고에 대한 연구이다. 열 해석 시뮬레이션에 의한 결과, 용융은 유지 시간이 80분일 때 실리콘이 전체적으로 고르게 용융 온도에 도달하였고 냉각은 상부 냉각 온도가 $1,400^{\circ}C$와 60분 냉각 시 가장 좋은 결과 값을 나타내었다. 제작된 웨이퍼가 기존의 상용 웨이퍼보다 결정립계에서의 에칭이 훨씬 적게 이루어졌다. FTIR 측정결과 산소와 탄소 모두 모두 임계값 이하의 불순물로 존재함을 확인하였다. NAA 분석 결과 총 18가지 금속 불순물이 검출 되었지만, 농도 분포는 같은 위치에서 위와 아래의 차이는 크게 나지 않고, 어떤 특정한 위치에서 한쪽으로 집중되거나 어떤 경향성 없이 전체의 샘플의 모든 부분에서 농도가 거의 일정하게 분포를 나타냈다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.210-210
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• 2011

The effects of CH2F2 and N2 gas flow rates on the etch selectivity of silicon nitride (Si3N4) layers to extreme ultra-violet (EUV) resist and the variation of the line edge roughness (LER) of the EUV resist and Si3N4 pattern were investigated during etching of a Si3N4/EUV resist structure in dual-frequency superimposed CH2F2/N2/Ar capacitive coupled plasmas (DFS-CCP). The flow rates of CH2F2 and N2 gases played a critical role in determining the process window for ultra-high etch selectivity of Si3N4/EUV resist due to disproportionate changes in the degree of polymerization on the Si3N4 and EUV resist surfaces. Increasing the CH2F2 flow rate resulted in a smaller steady state CHxFy thickness on the Si3N4 and, in turn, enhanced the Si3N4 etch rate due to enhanced SiF4 formation, while a CHxFy layer was deposited on the EUV resist surface protecting the resist under certain N2 flow conditions. The LER values of the etched resist tended to increase at higher CH2F2 flow rates compared to the lower CH2F2 flow rates that resulted from the increased degree of polymerization.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.373-375
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• 2011

최근 태양전지 연구에서 저가격화를 실현하는 방법 중 하나로 폐 실리콘 웨이퍼를 재생하는 방법에 관하여 많은 연구가 진행되고 있다. 그러나 기존 웨이퍼 재생공정은 높은 재처리 비용과 복잡한 공정등의 많은 단점을 가지고 있다. 결정형 태양전지에서 저가격화 및 고효율은 태양전지를 제작하는데 있어 필수 요소 이다. 그 중 결정질 태양전지 고효율을 위한 여러 연구 방법 중 표면 텍스쳐링(texturing)에 관한 연구가 활발하다. 텍스쳐링은 표면반사에 의한 광 손실을 최소화 하여 효율을 증가시키기 위한 방법으로 습식 식각과 건식 식각을 사용하여 태양전지 표면 위에 요철 및 피라미드구조를 형성하여 반사율을 최소화 시킨다. 건식식각은 습식식각과 다른 환경적 오염이 적은 것과 소량의 가스만으로 표면 텍스쳐링이 가능하여 많은 연구가 진행중이다. 건식 식각 중 하나인 RIE(reactive ion etching)는 고주파를 이용하여 플라즈마의 이온과 silicon을 반응 시킨다. 실험은 RIE를 이용하여 SF6/02가스를 혼합하여 비등방성 에칭 및 피라미드 구조를 구현하였다. RIE 공정 중 SF6/02가스는 높은 식각 율을 갖으며 self-masking mechanism을 통해 표면이 검게 변화되고 반사율이 감소하게 된다. 이 과정을 통해 블랙 실리콘을 형성하게 된다. 블랙 실리콘은 반사율 10% 이하로 self-masking mechanism으로 바늘모양의 구조를 형성되는 게 특징이며 표면이 검은색으로 반사율이 낮아 효율증가로 예상되지만 실제 바늘 모양의 블랙 실리콘은 태양전지 제작에 있어 후속 공정 인 전극 형성 시 Ag Paste의 사이즈와 표면 구조를 감안할 때 태양 전지 제작 시 Series resistance를 증가로 효율 저하를 가져온다. 본 연구는 SF6/02가스를 혼합하여 기존 RIE로 형성된 바늘모양의 구조의 블랙 실리콘이 아닌 RIE 내부에 metal-mesh를 장착하여 단결정(100)실리콘 웨이퍼 표면을 텍스쳐링 하였고 SF6/02 가스 1:1 비율로 공정을 진행 하였다. metal-mesh 홀의 크기는 100um로 RIE 내부에 장착하여 공정 시간 및 Pressure를 변경하여 실험을 진행하였다. 공정 시간이 변경됨에 따라 단결정(100) 실리콘 웨이퍼 표면에 피라미드 구조의 균일한 1um 크기의 블랙 실리콘을 구현하였다. 바늘모양의 블랙 실리콘을 피라미드 구조로 구현함으로써 바늘 모양의 단점을 보완하여 태양전지 전기적 특성을 분석하여 태양전지 제작시 변환 효율을 증가시킬 것으로 예상된다.

• 센서학회지
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• 제22권2호
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• pp.130-135
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• 2013

This study proposed a noble process to fabricate TSV (Through Silicon Via) structure which has lower cost, shorter production time, and more simple fabrication process than plating method. In order to produce the via holes, the Si wafer was etched by a DRIE (Deep Reactive Ion Etching) process. The via hole was $100{\mu}m$ in diameter and $400{\mu}m$ in depth. A dielectric layer of $SiO_2$ was formed by thermal oxidation on the front side wafer and via hole side wall. An adhesion layer of Ti and a seed layer of Au were deposited. Soldering process was applied to fill the via holes with solder paste and metal powder. When the solder paste was used as via hole metal line, sintering state and electrical properties were excellent. However, electrical connection was poor due to occurrence of many voids. In the case of metal powder, voids were reduced but sintering state and electrical properties were bad. We tried the via hole filling process by using mixing solder paste and metal powder. As a consequence, it was confirmed that mixing rate of solder paste (4) : metal powder (3) was excellent electrical characteristics.

• 한국표면공학회지
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• 제46권1호
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• pp.29-35
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• 2013

The effect of DC bias on the growth of nanocrystalline diamond films on silicon substrate by microwave plasma chemical vapor deposition has been studied varying the substrate temperature (400, 500, 600, and $700^{\circ}C$), deposition time (0.5, 1, and 2h), and bias voltage (-50, -100, -150, and -200 V) at the microwave power of 1.2 kW, working pressure of 110 torr, and gas ratio of Ar/1%$CH_4$. In the case of low negative bias voltages (-50 and -100 V), the diamond particles were observed to grow to thin film slower than the case without bias. Applying the moderate DC bias is believed to induce the bombardment of energetic carbon and argon ions on the substrate to result in etching the surfaces of growing diamond particles or film. In the case of higher negative voltages (-150 and -200 V), the growth rate of diamond film increased with the increasing DC bias. Applying the higher DC bias increased the number of nucleation sites, and, subsequently, enhanced the film growth rate. Under the -150 V bias, the height (h) of diamond films exhibited an $h=k{\sqrt{t}}$ relationship with deposition time (t), where the growth rate constant (k) showed an Arrhenius relationship with the activation energy of 7.19 kcal/mol. The rate determining step is believed to be the surface diffusion of activated carbon species, but the more subtle theoretical treatment is required for the more precise interpretation.

• 한국광학회지
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• 제18권2호
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• pp.149-154
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• 2007

저가의 소자 개발이 가능한 나노임프린팅 공정을 도입하여 510 nm 주기의 브래그 격자 구조를 가지는 폴리머 광도파로 소자를 제작하였다. 폴리머 격자 광소자의 온도 의존성을 감소시키기 위한 방법으로 플라스틱 박막으로 이루어진 유연성 기판상에 브래그 격자를 제작하는 것이 필요하다. 임프린팅 공정을 손쉽게 수행하기 위한 광도파로 구조를 채택하였으며, 코아와 클래딩의 굴절률이 각각 1.540, 1.430인 폴리머를 이용하여 코아 두께가 $3{\mu}m$인 단일모드 광도파로 구조를 얻을 수 있었다. 유연성 기판 브래그 격자 광도파로 소자의 특성을 Si기판 브래그 격자 광도파로 소자와 비교하여 관측한 결과, 유연성 기판 도입에 따른 브래그 반사 소자의 성능 저하는 나타나지 않았다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권1호
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• pp.8-22
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• 2014

In the past few decades, CMOS logic technologies and devices have been successfully developed with the steady miniaturization of the feature size. At the sub-30-nm CMOS technology nodes, one of the main hurdles for continuously and successfully scaling down CMOS devices is the parametric failure caused by random variations such as line edge roughness (LER), random dopant fluctuation (RDF), and work-function variation (WFV). The characteristics of each random variation source and its effect on advanced device structures such as multigate and ultra-thin-body devices (vs. conventional planar bulk MOSFET) are discussed in detail. Further, suggested are suppression methods for the LER-, RDF-, and WFV-induced threshold voltage (VTH) variations in advanced CMOS logic technologies including the double-patterning and double-etching (2P2E) technique and in advanced device structures including the fully depleted silicon-on-insulator (FD-SOI) MOSFET and FinFET/tri-gate MOSFET at the sub-30-nm nodes. The segmented-channel MOSFET (SegFET) and junctionless transistor (JLT) that can suppress the random variations and the SegFET-/JLT-based static random access memory (SRAM) cell that enhance the read and write margins at a time, though generally with a trade-off between the read and the write margins, are introduced.

• 한국자원리싸이클링학회:학술대회논문집
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• 한국자원리싸이클링학회 2006년도 춘계임시총회 및 제27회 학술발표대회
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• pp.47-55
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• 2006

실리콘웨이퍼 제조공정에서 발생되는 초산, 불산 및 질산을 함유한 3성분계 폐혼산으로부터 각 산을 분리하여 무기산으로 재활용하기 위하여 용매추출법을 적용하였다. 이러한 산을 선택적으로 분리하기 위해 추출제로 초산의 경우는 EHA(2-Ethylhexlalcohol)를 사용 하였으며 질산과 불산의 경우에는 TBP(Tri -butlyphosphate)를 사용하여 추출과정과 탈거과정에 대한 공정설계를 위한 기초 실험을 실시하였다. 3성분계 페혼산에서 먼저 초산을 추출 분리하고, 추출여액중 질산 및 불산을 순차적으로 연속 분리 할 수 있는 공정개발을 위하여 McCabe-Thiele해석을 통해 최적 투입유량비(O/A), 소요단수(Stage) 등을 결정하였다. 분석 결과 혼산으로부터 초산의 회수율은 90%이상 이었으며 초산추출여액에서 질산의 회수율은 90%이상, 최종 추출잔류액에서 불산의 회수율은 67%이상 이었다.