• 한국광학회지
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• 제31권5호
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• pp.213-217
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• 2020

본 논문에서는 아디아바틱(adiabatic) 광섬유 테이퍼의 습식 식각 기반 제조 방법에 대해 보고하고 1550 nm 파장에서의 아디아바틱 성질 및 테이퍼드 광섬유에서 HE₁₁ 모드의 전개에 대해 설명하고자 한다. 제조한 결과물은 아디아바틱 성질을 잘 만족하며 far field 패턴 측정 결과로부터 테이퍼 전체에 걸쳐 고차 모드 커플링 없이 기본 HE₁₁ 모드가 유지되는 것을 보여준다. 측정한 far field 패턴의 경우에 시뮬레이션 결과와 잘 일치하는 것을 검증하였고, 테이퍼드 광섬유는 다수의 광자 응용에 적용할 수 있으며 특히 광섬유-칩 패기지에 적용할 수 있다. 시뮬레이션을 통해서 제작한 아디아바틱 광섬유 테이퍼를 모델링한 후 역방향 테이퍼드 실리콘 도파관 사이의 광 전송률 시뮬레이션을 살펴보았을 때, 1 dB 초과 손실(실리콘 도파관 각도 1°)이 약 ~60 ㎛ 길이라는 여유있는 공간 치수 공차를 보이며, 0.4 dB 미만의 삽입 손실(실리콘 도파관 각도 4°)을 보인다. 또한, 본 연구자들이 제시하는 아디아바틱 커플러가 O 밴드 및 C 밴드 대역을 넘어, 초 광대역 결합 효율 가능성을 보이는 것을 확인하였다.

• 한국재료학회지
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• 제19권1호
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• pp.28-32
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• 2009

Silicon carbide (SiC) is a promising material for power device applications due to its wide band gap (3.26 eV for 4H-SiC), high critical electric field and excellent thermal conductivity. The Schottky barrier diode is the representative high-power device that is currently available commercially. A field plate edge-terminated 4H-SiC was fabricated using a lift-off process for opening the Schottky contacts. In this case, Ni/Ti dual-metal contacts were unintentionally formed at the edge of the Schottky contacts and resulted in the degradation of the electrical properties of the diodes. The breakdown voltage and Schottky barrier height (SBH, ${\Phi}_B$) was 107 V and 0.67 eV, respectively. To form homogeneous single-metal Ni/4H-SiC Schottky contacts, a deposition and etching method was employed, and the electrical properties of the diodes were improved. The modified SBDs showed enhanced electrical properties, as witnessed by a breakdown voltage of 635 V, a Schottky barrier height of ${\Phi}_B$=1.48 eV, an ideality factor of n=1.04 (close to one), a forward voltage drop of $V_F$=1.6 V, a specific on resistance of $R_{on}=2.1m{\Omega}-cm^2$ and a power loss of $P_L=79.6Wcm^{-2}$.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.262-262
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• 2016

최근 고해상도 디스플레이가 주목받으면서 기존 비정질 실리콘(a-Si)을 대체할 수 있는 재료에 관한 연구가 활발히 진행되고 있다. a-Si의 경우 간단한 공정 과정, 적은 생산비용, 대면적화가 가능하다는 장점이 있지만 전자 이동도가 매우 낮은 단점이 있다. 반면, 산화물 반도체는 비정질 상태에서 전자 이동도가 높으며 큰 밴드갭을 가지고 있어 투명한 특성을 나타낼 뿐만 아니라, 저온공정이 가능하여 기판의 제한이 없는 장점을 가지고 있다. 대표적으로 가장 널리 연구되고 있는 산화물 반도체는 a-IGZO(amorphous indium-gallium-zinc oxide)이다. 그러나 InZnO(IZO) 기반의 산화물 반도체에서 carrier suppressor 역할을 하는 Ga(gallium)은 수요에 대한 공급이 원활하지 못하여 비싸다는 단점이 있다. 그러므로 경제적이면서 a-IGZO와 유사한 전기적 특성을 나타낼 수 있는 suppressor 물질이 필요하다. 따라서 본 연구에서는 IZO 기반의 산화물 반도체에서 Ga을 Hf(hafnium), Zr(zirconium), Si(silicon)으로 대체하여 용액증착(solution-deposition) 공정으로 각각의 채널층을 형성한 back-gate type의 박막 트랜지스터(thin-film transistor, TFT) 소자를 제작하였다. 용액증착 공정은 물질의 비율을 자유롭게 조절할 수 있고, 대기압의 조건에서도 공정이 가능하기 때문에 짧은 공정시간과 저비용의 장점이 있다. 제작된 소자는 p-type Si 위에 게이트 절연막으로 100 nm의 열산화막이 성장된 기판을 사용하였다. 표준 RCA 클리닝 후에 각 solution 물질을 spin coating 방식으로 증착하였다. 이후, photolithography, develop, wet etching의 과정을 거쳐 채널층 패턴을 형성하였다. 또한, 산화물 반도체의 전기적 특성을 향상시키기 위해서 후속 열처리 과정(post deposition annealing, PDA)은 필수적이다. CTA 방식은 높은 열처리 온도와 긴 열처리 시간의 단점이 있다. 따라서, 본 연구에서는 $100^{\circ}C$ 이하의 낮은 온도와 짧은 열처리 시간의 장점을 가지는 MWI (microwave irradiation)를 후속 열처리로 진행하였다. 그 결과, 각 물질로 구현된 소자들은 기존 a-IGZO와 비교하여 적은 양의 carrier suppressor로도 우수한 전기적 특성 및 안정성을 얻을 수 있었다. 따라서, Si, Hf, Zr 기반의 산화물 반도체는 기존의 Ga을 대체하여 저비용으로 디스플레이를 구현할 수 있는 IZO 기반 재료로 기대된다.

• 한국진공학회지
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• 제20권1호
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• pp.63-69
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• 2011

본 연구에서는 기존 실리콘 반도체 기술 기반의 포토 및 이빔 리소그래피 공정을 통하여 유기 반도체 소자를 패터닝하였다. P3HT나 PEDOT 등의 유기 반도체는 용매에 녹기 때문에 MIMIC (micro-molding in capillaries)이나 inkjet printing 기술을 이용하여 마이크로미터 크기의 소자 제작이 가능하였으나, 펜타신은 용매에 녹지 않기 때문에 매우 복잡한 방법으로 마이크로미터 크기의 소자를 제작하여왔다. 그러나, 본 연구에서는 원자층 증착 방법으로 증착한 산화 알루미늄막을 펜타신의 보호층으로 이용하여 기존의 포토 및 이빔 리소그래피 방법으로 마이크로미터크기의 펜타신 소자를 제작하였으며 그 전기 특성을 확인하였다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2003년도 춘계학술발표회 초록집
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• pp.41-41
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• 2003

텅스텐(W)은 높은 thermal stability 와 process compatibility 및 우수한 corrosion r resistance 둥으로 integrated circuit (IC)의 gate 및 interconnection 둥으로의 활용이 대두되고 있으며, 차세대 thin film transistor liquid crystal display (TFT-LCD)의 gate 및 interconnection m materials 둥으로 사용되고 았다. 그러나, 이러한 장점을 가지고 있는 팅스텐 박막이 실제 공정상에 적용되가 위해서는 건식 식각이 주로 사용되는데, 이는 wet chemical 을 이용한 습식 식각을 사용할 경우 낮은 etch rate, line width 의 감소 및 postetch residue 잔류 동의 문제가 발생하기 때문이다. 또한 W interconnection etching 을 하기 위해서는 높은 텅스텐 박막의 etch rate 과 하부 layer ( (amorphous silicon 또는 poly-SD와의 높은 etch selectivity 가 필수적 이 라 할 수 있다. 그러 나, 지금까지 연구되어온 결과에 따르면 텅스탠과 하부 layer 와의 etch selectivity 는 2 이하로 매우 낮게 관찰되고 았으며, 텅스텐의 etch rate 또한 150nm/min 이하로 낮은 값을 나타내고 있다. 따라서 본 연구에서는 halogen-based inductively coupled plasma 를 이용하여 텅스텐 박막 식각시 여러 가지 첨가 가스에 따른 높은 텅스탠 박막의 etch rate 과 하부 layer 와의 높은 etch s selectivity 를 얻고자 하였으며, 그에 따른 식각 메커니즘에 대하여 알아보고자 하였다. $CF_4/Cl_2$ gas chemistry 에 첨 가 가스로 $N_2$와 Ar을 첨 가할 경 우 텅 스텐 박막과 하부 layer 간의 etch selectivity 증가는 관찰되지 않았으며, 반면에 첨가 가스로 $O_2$를 사용할 경우, $O_2$의 첨가량이 증가함에 따라 etch s selectivity 는 계속적으로 증가렴을 관찰할 수 있었다. 이는 $O_2$ 첨가에 따라 형성되는 WOF4 에 의한 텅스텐의 etch rates 의 감소에 비하여, $Si0_2$ 등의 형성에 의한 poly-Si etch rates 이 더욱 크게 감소하였기 때문으로 사료된다. W 과 poly-Si 의 식각 특성을 이해하기 위하여 X -ray photoelectron spectroscopy (XPS)를 사용하였으며, 식각 전후의 etch depth 를 측정하기 위하여 stylus p pmfilometeT 를 이용하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.311-311
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• 2016

최근 고성능 디스플레이 개발이 요구되면서 기존 비정질 실리콘(a-Si)을 대체할 산화물 반도체에 대한 연구 관심이 급증하고 있다. 여러 종류의 산화물 반도체 중 a-IGZO (amorphous indium-gallium-zinc oxide)가 높은 전계효과 이동도, 저온 공정, 넓은 밴드갭으로 인한 투명성 등의 장점을 가지며 가장 연구가 활발하게 보고되고 있다. 기존에는 SG(단일 게이트) TFT가 주로 제작 되었지만 본 연구에서는 DG(이중 게이트) 구조를 적용하여 고성능의 a-IGZO 기반 박막 트랜지스터(TFT)를 구현하였다. SG mode에서는 하나의 게이트가 채널 전체 영역을 제어하지만, double gate mode에서는 상, 하부 두 개의 게이트가 동시에 채널 영역을 제어하기 때문에 채널층의 형성이 빠르게 이루어지고, 이는 TFT 스위칭 속도를 향상시킨다. 또한, 상호 모듈레이션 효과로 인해 S.S(subthreshold swing)값이 낮아질 뿐만 아니라, 상(TG), 하부 게이트(BG) 절연막의 계면 산란 현상이 줄어들기 때문에 이동도가 향상되고 누설전류 감소 및 안정성이 향상되는 효과를 얻을 수 있다. Dual gate mode로 동작을 시키면, TG(BG)에는 일정한 positive(or negative)전압을 인가하면서 BG(TG)에 전압을 가해주게 된다. 이 때, 소자의 채널층은 depletion(or enhancement) mode로 동작하여 다른 전기적인 특성에는 영향을 미치지 않으면서 문턱 전압을 쉽게 조절 할 수 있는 장점도 있다. 제작된 소자는 p-type bulk silicon 위에 thermal SiO2 산화막이 100 nm 형성된 기판을 사용하였다. 표준 RCA 클리닝을 진행한 후 BG 형성을 위해 150 nm 두께의 ITO를 증착하고, BG 절연막으로 두께의 SiO2를 300 nm 증착하였다. 이 후, 채널층 형성을 위하여 50 nm 두께의 a-IGZO를 증착하였고, 소스/드레인(S/D) 전극은 BG와 동일한 조건으로 ITO 100 nm를 증착하였다. TG 절연막은 BG 절연막과 동일한 조건에서 SiO2를 50 nm 증착하였다. TG는 S/D 증착 조건과 동일한 조건에서, 150 nm 두께로 증착 하였다. 전극 물질과, 절연막 물질은 모두 RF magnetron sputter를 이용하여 증착되었고, 또한 모든 patterning 과정은 표준 photolithography, wet etching, lift-off 공정을 통하여 이루어졌다. 후속 열처리 공정으로 퍼니스에서 질소 가스 분위기, $300^{\circ}C$ 온도에서 30 분 동안 진행하였다. 결과적으로 $9.06cm2/V{\cdot}s$, 255.7 mV/dec, $1.8{\times}106$의 전계효과 이동도, S.S, on-off ratio값을 갖는 SG와 비교하여 double gate mode에서는 $51.3cm2/V{\cdot}s$, 110.7 mV/dec, $3.2{\times}108$의 값을 나타내며 훌륭한 전기적 특성을 보였고, dual gate mode에서는 약 5.22의 coupling ratio를 나타내었다. 따라서 산화물 반도체 a-IGZO TFT의 이중게이트 구조는 우수한 전기적 특성을 나타내며 차세대 디스플레이 시장에서 훌륭한 역할을 할 것으로 기대된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.344-344
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• 2014

Transparent amorphous oxide semiconductors such as a In-Ga-Zn-O (a-IGZO) have advantages for large area electronic devices; e.g., uniform deposition at a large area, optical transparency, a smooth surface, and large electron mobility >10 cm2/Vs, which is more than an order of magnitude larger than that of hydrogen amorphous silicon (a-Si;H).1) Thin film transistors (TFTs) that employ amorphous oxide semiconductors such as ZnO, In-Ga-Zn-O, or Hf-In-Zn-O (HIZO) are currently subject of intensive study owing to their high potential for application in flat panel displays. The device fabrication process involves a series of thin film deposition and photolithographic patterning steps. In order to minimize contamination, the substrates usually undergo a cleaning procedure using deionized water, before and after the growth of thin films by sputtering methods. The devices structure were fabricated top-contact gate TFTs using the a-IGZO films on the plastic substrates. The channel width and length were 80 and 20 um, respectively. The source and drain electrode regions were defined by photolithography and wet etching process. The electrodes consisting of Ti(15 nm)/Al(120 nm)/Ti(15nm) trilayers were deposited by direct current sputtering. The 30 nm thickness active IGZO layer deposited by rf magnetron sputtering at room temperature. The deposition condition is as follows: a rf power 200 W, a pressure of 5 mtorr, 10% of oxygen [O2/(O2+Ar)=0.1], and room temperature. A 9-nm-thick Al2O3 layer was formed as a first, third gate insulator by ALD deposition. A 290-nm-thick SS6908 organic dielectrics formed as second gate insulator by spin-coating. The schematic structure of the IGZO TFT is top gate contact geometry device structure for typical TFTs fabricated in this study. Drain current (IDS) versus drain-source voltage (VDS) output characteristics curve of a IGZO TFTs fabricated using the 3-layer gate insulator on a plastic substrate and log(IDS)-gate voltage (VG) characteristics for typical IGZO TFTs. The TFTs device has a channel width (W) of $80{\mu}m$ and a channel length (L) of $20{\mu}m$. The IDS-VDS curves showed well-defined transistor characteristics with saturation effects at VG>-10 V and VDS>-20 V for the inkjet printing IGZO device. The carrier charge mobility was determined to be 15.18 cm^2 V-1s-1 with FET threshold voltage of -3 V and on/off current ratio 10^9.

• 태양에너지
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• 제17권4호
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• pp.3-11
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• 1997

다결정 실리콘에서 결정입계는 광생성된 반송자들의 재결합 중심으로 작용할 뿐 아니라 전위장벽으로 작용하여 태양전지의 변환효율을 감소시킨다. 결정입계의 영향을 줄이기 위해 열처리, 결정입계에 대한 선택적 식각, 결정입계로 함몰전극을 형성하는 방법, 다양한 전극 구조, 초박막 금속 형성 후 전극형성 등 여러가지 요소들을 조사하였다. 질소 분위기에서 $900^{\circ}C$ 전열처리, $POCl_3$ 확산을 통한 게터링, 후면전계 형성을 위한 Al 처리로 다결정 실리콘의 결함밀도를 감소시켰다. 결정입계에서의 반송자 손실을 감소시키기 위한 기판 처리로 Schimmel 식각액을 사용하였다. 이는 texturing 효과와 함께 결정입계를 선택적으로 $10{\mu}m$ 깊이로 식각하였다. 결점입계를 우선적으로 식각한 후면으로 Al을 확산하여 후면에서의 재결합 손실을 감소시켰다. 전극 핑거(grid finger) 간격이 0.4mm인 세밀한 전극 구조에 결정입계로 $0.4{\mu}m$ 깊이로 함몰전극을 추가로 형성하여 태양전지의 단락 전류 밀도가 개선되었다. 80% 이상의 광투과율을 보인 20nm 두께의 크롬 박막 형성으로 직렬 저항을 감소시켰다. 본 논문은 저가의 고효율, 지상 전력용 태양진지를 위해 결정입계에 대한 연구를 하였다.