• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2008년도 추계학술대회 논문집 Vol.21
• /
• pp.418-418
• /
• 2008

The electrochemical etching of silicon in HF-based solutions is known to form various types of porous structures. Porous structures are generally classified into three categories according to pore sizes: micropore (below 2 nm in size), mesopore (2 ~ 50 nm), and macropore (above 50 nm). Recently, the formation of macropores has attracted increasing interest because of their promising characteristics for an wide scope of applications such as microelectromechanical systems (MEMS), chemical sensors, biotechnology, photonic crystals, and photovoltaic application. One of the promising applications of macropores is in the field of MEMS. Anisotropic etching is essential step for fabrication of MEMS. Conventional wet etching has advantages such as low processing cost and high throughput, but it is unsuitable to fabricate high-aspect-ratio structures with vertical sidewalls due to its inherent etching characteristics along certain crystal orientations. Reactive ion dry etching is another technique of anisotropic etching. This has excellent ability to fabricate high-aspect-ratio structures with vertical sidewalls and high accuracy. However, its high processing cost is one of the bottlenecks for widely successful commercialization of MEMS. In contrast, by using electrochemical etching method together with pre-patterning by lithographic step, regular macropore arrays with very high-aspect-ratio up to 250 can be obtained. The formed macropores have very smooth surface and side, unlike deep reactive ion etching where surfaces are damaged and wavy. Especially, to make vertical microwire or nanowire arrays (aspect ratio = over 1:100) on silicon wafer with top-down photolithography, it is very difficult to fabricate them with conventional dry etching. The electrochemical etching is the most proper candidate to do it. The pillar structures are demonstrated for n-type silicon and the formation mechanism is well explained, while such a experimental results are few for p-type silicon. In this report, In order to understand the roles played by the kinds of etching solution and mask patterns in the formation of microwire arrays, we have undertaken a systematic study of the solvent effects in mixtures of HF, dimethyl sulfoxide (DMSO), iso-propanol, and mixtures of HF with water on the structure formation on monocrystalline p-type silicon with a resistivity with 10 ~ 20 $\Omega{\cdot}cm$. The different morphological results are presented according to mask patterns and etching solutions.

• 센서학회지
• /
• 제1권1호
• /
• pp.23-34
• /
• 1992

자기-저항 센서를 제작하기 위하여 Fe-Ni 합금과 Co-Ni 합금을 슬라이드 그라스와 Si wafer에 진공 증착하여 sensor element를 제작한 후 포화자속밀도($B_{s}$), 보자력($H_{c}$), 자기-저항 변화율 등을 조사하였다. 진공 증착된 Fe-Ni 합금 박막의 포화자속밀도는 0.65T이었으며 자화주파수 1 kHz에서 보자력은 0.379A/cm이었고 자냉처리 후 종방향 보자력은 0.370Acm(//), 횡방향 보자력은 0.390Acm(${\bot}$)로 변화되었다. 자기-저항 변화율은 박막의 산화로 인하여 매우 불안정하였다. 진공 증착된 Co-Ni 박막의 포화자속밀도는 0.66T이었으며 자냉처리 후의 종방향 보자력은 5.895Acm(//)이었고 횡방향 보자력은 5.898A/cm(${\bot}$)이었다. 한편 자기-저항 변화율(${\Delta}R/R$)은 $3.6{\sim}3.7%$로써 실온에서 매우 안정하였다. Fe-Ni 박막은 화학친화력이 강하여 자기-저항 센서 제조 공정에서 많은 문제점을 야기시키고 있으나, Co-Ni 박막은 화학친화력이 작고 자기-저항 효과가 뚜렷하여 고온용 자기-저항 소자 개발용 재료로 매우 적합할 것으로 사료된다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 1998년도 제14회 학술발표회 논문개요집
• /
• pp.179-179
• /
• 1998

실리콘 집적회로 제조시 sub-micron 의 contact 형성 공정은 질연막 형성 후 이의 식각 및 세정, c contact 실리사이드, 획산방지막, 배선 금속층의 형성 과정올 거치게 된다. 본 연구팀에서는 C.F야f2 헬리 콘 플라즈마훌 이용한 고선택비 contact 산화막 식각공정시 형성된 잔류막충과 오염 손상올 관찰하고 산소 플라즈마 처리와 후속 열처리에 따른 이들의 제거 정도를 관찰하여 이에 대한 결과를 발표하였다. 본 연구메서는 식각 및 후처리에 따라 잔류하는 잔류막과 손상층이 후속 공정인 contact 실리사이드 형 섬에 미치는 영향올 관찰하였다. C C.F바f2 웰리콘 풀라즈마률 이용한 식각시 공정 변수로는 수소가스 첨가, bias voltage 와 과식각 시간 의 효과를 관찰하였으며 다른 조건은 일정하게 하였다 .. Contact 실리사이드로는 Ti, Co-싫리사이드를 선 택하였으며 Piranha cleaning, 산소 플라즈마 처리, 산소 풀라즈마+600 'C annealing으로 각각 후처리된 시 편을 후처리하지 않은 시펀돌과 함께 실리사이드 형성용‘시펀으로 이용하였다 각각 일정 조건에서 동 일 두께의 실리사이드훌 형성시킨 후 4-point probe룰 이용하여 면저황올 측정하였다 후처리하지 않은 시편의 경무 실리사이드 형성은 아주 시펀의 일부분에서만 형성되었으며 후속 세정 및 얼처리훌 황에 따라 실리사이드의 면저항은 감소하여 식각 과정을 거치지 않은 깨끗한 실리콘 웨이퍼위에 실리사이드 를 형성시킨 값(control 값)에 접근하였다. 실리사이드의 면저항값은 식각시 노훌된 실리콘 표면 위에 형 성된 손상충보다는 잔류막에 큰 영향을 받았으며 수소 가스가 첨가된 식각 가스로 식각한 시편으로 형 성한 실리사이드의 면저항값이 손상이 상대적으로 적은 것으로 관찰된 수소훌 첨가하지 않은 식각 가 스로 식각한 시펀 위에 형성된 실리사이드의 면저황에 비해 낮은 값을 나타내었다. 실리사이드의 전기적 륙성에 미치는 손상층의 영향올 좀더 면밀히 관찰하고자 bare 실리콘 wafer 에 잔류막이 거의 없이 손상층을 유발시키는 식각 조건들 (100% HBr, 100%H2, 100%Ar, Cl싸fz)에 대하여 실 리콘 식각을 수행한 후 Co-실리사이드률 형성하여 이의 면저황을 측정한 걸과 100% Ar 가스로 식각된 시편을 이용하여 형성한 실리사이드의 면저항은 control 에 기까운 면저항값올 지니고 따라서 손상층이 실리사이드 형섬메 미치는 영향은 크지 않음을 알 수 있었다. 이상의 연구 결과훌 통해 손상층이 실리사이드의 형성이나 전기적 톡섬에 미치는 영황은 잔류막층 에 의한 영향보다 적다는 것을 알 수 았으며 잔류막층의 두께보다는 성분이나 걸합상태, 특히 식각 및 후처리 후 잔류하는 탄소 싱분과 C-Si 결함에 큰 영향올 받는 것올 알 수 있었다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
• /
• pp.431-432
• /
• 2012

In the era of 20 nm scaled semiconductor volume manufacturing, Microelectronics Manufacturing Engineering Education is presented in this paper. The purpose of microelectronic engineering education is to educate engineers to work in the semiconductor industry; it is therefore should be considered even before than technology development. Three Microelectronics Manufacturing Engineering related courses are introduced, and how undergraduate students acquired hands-on experience on Microelectronics fabrication and manufacturing. Conventionally employed wire bonding was recognized as not only an additional parasitic source in high-frequency mobile applications due to the increased inductance caused from the wiring loop, but also a huddle for minimizing IC packaging footprint. To alleviate the concerns, chip bumping technologies such as flip chip bumping and pillar bumping have been suggested as promising chip assembly methods to provide high-density interconnects and lower signal propagation delay [1,2]. Aluminum as metal interconnecting material over the decades in integrated circuits (ICs) manufacturing has been rapidly replaced with copper in majority IC products. A single copper metal layer with various test patterns of lines and vias and $400{\mu}m$ by $400{\mu}m$ interconnected pads are formed. Mask M1 allows metal interconnection patterns on 4" wafers with AZ1512 positive tone photoresist, and Cu/TiN/Ti layers are wet etched in two steps. We employed WPR, a thick patternable negative photoresist, manufactured by JSR Corp., which is specifically developed as dielectric material for multi- chip packaging (MCP) and package-on-package (PoP). Spin-coating at 1,000 rpm, i-line UV exposure, and 1 hour curing at $110^{\circ}C$ allows about $25{\mu}m$ thick passivation layer before performing wafer level soldering. Conventional Si3N4 passivation between Cu and WPR layer using plasma CVD can be an optional. To practice the board level flip chip assembly, individual students draw their own fan-outs of 40 rectangle pads using Eagle CAD, a free PCB artwork EDA. Individuals then transfer the test circuitry on a blank CCFL board followed by Cu etching and solder mask processes. Negative dry film resist (DFR), Accimage$^{(R)}$, manufactured by Kolon Industries, Inc., was used for solder resist for ball grid array (BGA). We demonstrated how Microelectronics Manufacturing Engineering education has been performed by presenting brief intermediate by-product from undergraduate and graduate students. Microelectronics Manufacturing Engineering, once again, is to educating engineers to actively work in the area of semiconductor manufacturing. Through one semester senior level hands-on laboratory course, participating students will have clearer understanding on microelectronics manufacturing and realized the importance of manufacturing yield in practice.

• 센서학회지
• /
• 제9권1호
• /
• pp.70-75
• /
• 2000

단결정 실리콘웨이퍼를 사용한 태양전지 제조에 있어 가장 큰 문제점은 재료의 높은 가격이다. 본 연구에서는 이러한 문제의 해결방안으로 현재 DRAM 소자 제조과정에서 폐기되는 웨이퍼를 리사이클링하여 태양전지를 제작하고 저가의 제조공정과 전지의 특성을 연구하였다. DRAM용 실리콘 웨이퍼는 비저항이 높고 두꺼워 태양전지 재료로서 부적합하나, 본 연구에서는 후면전계 (Back Surface Field) 형성, 표면 Texturing, 반사 방지막 형성 등의 공정들을 조합하여 효율향상을 위한 최적조건을 찾아내고, 두께변화에 따른 효율변화를 조사하였다. 최적화된 위의 모든 조건들을 적용하였을 때, $4\;cm^2$의 면적, $300\;{\mu}m$ 두께를 가지는 태양전지에서 단락전류밀도 ($J_{sc}$)는 $28\;mA/cm^2$, 개방전압 ($V_{oc}$) 0.51V, 충실도(Fill Factor)면에서는 0.53으로 가장 높은 값을 얻었고, 10% 이상의 효율을 확보할 수 있었다. 이와 같은 방법으로 폐기되는 실리콘 웨이퍼들을 재활용하여 실용성이 큰 저가의 단결정 실리콘 태양전지를 제작할 수 있는 방법을 확보할 수 있었다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
• /
• pp.330-332
• /
• 2013

소 분위기에서 플라즈마 표면 처리의 경우 기판 표면에 존재하는 수소와 탄소 유기물들이 산소와 반응하여 $H_2O$와 $CO_2$ 등으로 제거되며 표면에 오존 결합을 유도하여 표면 에너지를 증가시키는 것으로 알려져 있다. ZnO 나노구조물을 성장시키는 방법으로는 MOCVD (Metal-Organic Chemical Vapor Deposited), PLD (Pulsed Laser Deposition), VLS (Vapor-Liquid-Solid), Sputtering, 습식화학합성법(Wet Chemical Method) 방법 등이 있다. 그중에서도 습식화학합성법은 쉽게 구성요소를 제어할 수 있고, 저비용 공정과 낮은 온도에서 성장 가능하며 플렉서블 소자에도 적용이 가능하다. 그러므로 본 연구에서는 플라즈마 표면처리에 따라 표면에너지를 변화하여 습식화학합성법으로 성장시킨 ZnO nanorods의 밀도를 제어하고 photolithography 공정 없이 패터닝 가능성을 유 무를 판단하는 연구를 진행하였다. 기판은 Si wafer (100)를 사용하였으며 세척 후 표면에너지 증가를 위한 플라즈마 표면처리를 실시하였다. 분위기 가스는 Ar/$O_2$를 사용하였으며 입력전압 400 W에서 0, 5, 10, 15, 60초 동안 각각 실시하였다. ZnO nanorods의 seed layer를 도포하기 위하여 Zinc acetate dehydrate [Zn $(CH_3COO)_2{\cdot}2H_2O$, 0.03 M]를 ethanol 50 ml에 용해시킨 후 스핀코팅기를 이용하여 850 RPM, 15초로 5회 실시하였으며 $80^{\circ}C$에서 5분간 건조하였다. ZnO rods의 성장은 Zinc nitrate hexahydrate [$Zn(NO_3)_2{\cdot}6H_2O$, 0.025M], HMT [$C6H_{12}N_4$, 0.025M]를 deionized water 250 ml에 용해시켜 hotplate에 올리고 $300^{\circ}C$에서 녹인 후 $200^{\circ}C$에서 3시간 성장시켰다. ZnO nanorods의 성장 공정은(Fig. 1)과 같다. 먼저 플라즈마 처리한 시편의 표면에너지 측정을 위해 접촉각 측정 장치[KRUSS, DSA100]를 이용하였다. 그 결과 0, 5, 10, 15, 60 초로 플라즈마 표면 처리했던 시편이 각각 Fig. l, 2와 같이 $79^{\circ}$, $43^{\circ}$, $11^{\circ}$, $6^{\circ}$, $7.8^{\circ}$로 측정되었으며 이것을 각각 습식화학합성법으로 ZnO nanorods를 성장 시켰을 때 Fig. 3과 같이 밀도 차이를 확인할 수 있었다. 이러한 결과를 바탕으로 기판의 표면에너지를 제어하여 Fig. 4와 같이 나타나며 photolithography 공정없이 ZnO nanorods를 패터닝을 할 수 있었다. 본 연구에서는 플라즈마 표면 처리를 통하여 표면에너지의 변화를 제어함으로써 ZnO nanorods 성장의 밀도 차이를 나타냈었다. 이러한 저비용, 저온 공정으로 $O_2$, CO, $H_2$, $H_2O$와 같은 다양한 화학종에 반응하는 ZnO를 이용한 플렉시블 화학센서에 응용 및 사용될 수 있고, 플렉시블 디스플레이 및 3D 디스플레이 소자에 활용 가능하다.

• 접착 및 계면
• /
• 제22권2호
• /
• pp.57-62
• /
• 2021

원자층 두께의 이차원 전이금속 칼코겐화합물은 그래핀과 비슷한 형태의 이차원 구조로 이루어져 있으며, 전기적 특성을 비롯한 우수한 물리적특성을 보여 차세대 반도체 물질로 각광받고 있다. 그래핀의 대면적 합성의 경우 이미 기술적으로 성숙되어 화학기상 증착법을 이용하여 웨이퍼 수준의 크기만큼 단결정 합성이 가능해졌으나, 이차원 전이금속 칼코겐화합물의 경우 현재 수에서 수백 ㎛ 수준에 머물러 있는 것이 실정이다. 본 논문에서는 최근에 보고된 용융염 기반의 화학기상증착법을 통한 이차원 단층 MoS2₂합성법에서 공정변수가 MoS₂단결정의 크기에 미치는 영향에 대해 조사하였다. 그 결과, 최적화된 조건에서 약 420 ㎛의 고품질 단층 단결정 MoS₂가 합성될 수 있다는 사실을 광학 현미경, 원자력 현미경, 라만 분광, 그리고 광루미네선스 분광 분석을 통하여 밝혀내었다.