• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.399-399
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• 2013

Metal silicides는 Si 기반의microelectronic devices의 interconnect와 contact 물질 등에 사용하기 위하여 그 형성 mechanism과 전기적 특성에 대한 연구가 많이 이루어지고 있다. 이 중 Rare-earth(RE) silicides는 저온에서 silicides를 형성하고, n-type Si과 낮은 Schottky Barrier contact (~0.3 eV)을 이룬다. 또한 낮은 resistivity와 Si과의 작은 lattice mismatch, 그리고 epitaxial growth의 가능성, 높은 thermal stability 등의 장점을 갖고 있다. RE silicides 중 ytterbium silicide는 가장 낮은 electric work function을 갖고 있어 n-channel schottky barrier MOSFETs의 source/drain으로 주목받고 있다. 또한 Silicon 기반의 CMOSFETs의 성능 향상 한계로 인하여 germanium 기반의 소자에 대한 연구가 이루어져 왔다. Ge 기반 FETs 제작을 위해서는 낮은 source/drain series/contact resistances의 contact을 형성해야 한다. 본 연구에서는 저접촉 저항 contact material로서 ytterbium germanide의 가능성에 대해 고찰하고자 하였다. HRTEM과 EDS를 이용하여 ytterbium germanide의 미세구조 분석과 면저항 및 Schottky Barrier Heights 등의 전기적 특성 분석을 진행하였다. Low doped n-type Ge (100) wafer를 1%의 hydrofluoric (HF) acid solution에 세정하여 native oxide layer를 제거하고, 고진공에서 RF sputtering 법을 이용하여 ytterbium 30 nm를 먼저 증착하고, 그 위에 ytterbium의 oxidation을 방지하기 위한 capping layer로 100 nm 두께의 TiN을 증착하였다. 증착 후, rapid thermal anneal (RTA)을 이용하여 N2 분위기에서 $300{\sim}700^{\circ}C$에서 각각 1분간 열처리하여 ytterbium germanides를 형성하였다. Ytterbium germanide의 미세구조 분석은 transmission electron microscopy (JEM-2100F)을 이용하였다. 면 저항 측정을 위해 sulfuric acid와 hydrogen peroxide solution (H2SO4:H2O2=6:1)에서 strip을 진행하여 TiN과 unreacted Yb을 제거하였고, 4-point probe를 통하여 측정하였다. Yb germanides의 면저항은 열처리 온도 증가에 따라 감소하다 증가하는 경향을 보이고, $400{\sim}500^{\circ}C$에서 가장 작은 면저항을 나타내었다. HRTEM 분석 결과, deposition 과정에서 Yb과 Si의 intermixing이 일어나 amorphous layer가 존재하였고, 열처리 온도가 증가하면서 diffusion이 더 활발히 일어나 amorphous layer의 두께가 증가하였다. $350^{\circ}C$ 열처리 샘플에서 germanide/Ge interface에서 epitaxial 구조의 crystalline Yb germanide가 형성되었고, EDS 측정 및 diffraction pattern을 통하여 안정상인 YbGe2-X phase임을 확인하였다. 이러한 epitaxial growth는 면저항의 감소를 가져왔으며, 열처리 온도가 증가하면서 epitaxial layer가 증가하다가 고온에서 polycrystalline 구조의 Yb germanide가 형성되어 면저항의 증가를 가져왔다. Schottky Barrier Heights 측정 결과 또한 면저항 경향과 동일하게 열처리 증가에 따라 감소하다가 고온에서 다시 증가하였다.

• 한국진공학회지
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• 제21권5호
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• pp.273-278
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• 2012

현재 Hf (Hafnium)을 기반으로한 게이트 유전체의 연구는 여러 분야에서 다양하게 진행되어져 왔다. 이는 기존의 $SiO_2$보다 유전상수 값이 크고, 또한 계속되는 scaling-down 공정에서도 양자역학적인 터널링을 차단하는 특성이 뛰어나기 때문이다. MOSFET 구조에서 유전체 박막의 두께 감소로 인한 전기적 특성 저하를 보완하기 위해서 high-K 재료가 대두되었고 현재 주를 이루고 있다. 그러나 현재까지 $HfO_2$에 대한 nano-mechanical 특성 연구는 부족한 상태이므로 본 연구에서는 게이트 절연층으로 최적화하기 위하여 $HfO_2$ 박막의 nano-mechanical properties를 자세히 조사하였다. 시료는 rf magnetron sputter를 이용하여 Si (silicon) 기판 위에 Hafnium target으로 산소유량(4, 8 sccm)을 달리하여 증착하였고, 이후 furnace에서 400에서 $800^{\circ}C$까지 질소분위기에서 20분간 열처리를 실시하였다. 실험결과 산소 유량을 8 sccm으로 증착한 시료가 열처리 온도가 증가할수록 누설전류 특성 성능이 우수 해졌다. Nano-indenter로 측정하고 Weibull distribution으로 정량적 계산을 한 결과, $HfO_2$ 박막의 stress는 as-deposited 시료를 기준으로 $400^{\circ}C$에서는 tensile stress로 변화되었다. 그러나 온도가 증가(600, $800^{\circ}C$)할수록 compressive stress로 변화 되었다. 특히, $400^{\circ}C$ 열처리한 시료에서 hardness 값이 (산소유량 4 sccm : 5.35 GPa, 8 sccm : 5.54 GPa) 가장 감소되었다. 반면에 $800^{\circ}C$ 열처리한 시료에서는(산소유량 4 sccm : 8.09 GPa, 8 sccm : 8.17 GPa) 크게 증가된 것을 확인하였다. 이를 통해 온도에 따른 $HfO_2$ 박막의 stress 변화를 해석하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2000년도 제18회 학술발표회 논문개요집
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• pp.107-107
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• 2000

최근 반도체 소자의 고집적화 및 대용량화의 경향에 다라 MOSFET 소자 제작에 이동되는 게이트 산화막의 두께가 수 nm 정도까지 점점 얇아지는 추세이고 Giga-DRAM급 차세대 UNSI소자를 제작하기 위해 5nm이하의 게이트 절연막이 요구된다. 이런 절연막의 두께감소는 게이트 정전용량을 증가시켜 트랜지스터의 속도를 빠르게 하며, 동시에 저전압동작을 가능하게 하기 때문에 게이트 산화막의 두께는 MOS공정세대가 진행되어감에 따라 계속 감소할 것이다. 따라서 절연막 두께는 소자의 동작 특성을 결정하는 중요한 요소이므로 이에 대한 정확한 평가 방법의 확보는 공정 control 측면에서 필수적이다. 그러나, 절연막의 두께가 작아지면서 게이트 산화막과 crystalline siliconrksm이 계면효과가 박막의 두께에 심각한 영향을 주기 때문에 정확한 두께 계측이 어렵고 계측방법에 따라서 두께 계측의 차이가 난다. 따라서 차세대 반도체 소자의 개발 및 양산 체계를 확립하기 위해서는 산화막의 두께가 10nm보다 작은 1nm-5nm 수준의 박막 시료에 대한 두께 계측 방법이 확립이 되어야 한다. 따라서, 본 연구에서는 습식 산화 공정으로 제작된 3nm-7nm 의 게이트 절연막을 현재까지 알려진 다양한 두께 평가방법을 비교 연구하였다. 절연막을 MEIS (Medim Energy Ion Scattering), 0.015nm의 고감도를 가지는 SE (Spectroscopic Ellipsometry), XPS, 고분해능 전자현미경 (TEM)을 이용하여 측정 비교하였다. 또한 polysilicon gate를 가지는 MOS capacitor를 제작하여 소자의 Capacitance-Voltage 및 Current-Voltage를 측정하여 절연막 두께를 계산하여 가장 좋은 두께 계측 방법을 찾고자 한다.다. 마이크로스트립 링 공진기는 링의 원주길이가 전자기파 파장길이의 정수배가 되면 공진이 일어나는 구조이다. Fused quartz를 기판으로 하여 증착압력을 변수로 하여 TiO2 박막을 증착하였다. 그리고 그 위에 은 (silver)을 사용하여 링 패턴을 형성하였다. 이와 같이 공진기를 제작하여 network analyzer (HP 8510C)로 마이크로파 대역에서의 공진특서을 측정하였다. 공진특성으로부터 전체 품질계수와 유효유전율, 그리고 TiO2 박막의 품질계수를 얻어내었다. 측정결과 rutile에서 anatase로 박막의 상이 변할수록 유전율은 감소하고 유전손실은 증가하는 결과를 나타내었다.의 성장률이 둔화됨을 볼 수 있다. 또한 Silane 가스량이 적어지는 영역에서는 가스량의 감소에 의해 성장속도가 둔화됨을 볼 수 있다. 또한 Silane 가스량이 적어지는 영역에서는 가스량의 감소에 의해 성장속도가 줄어들어 성장률이 Silane가스량에 의해 지배됨을 볼 수 있다. UV-VIS spectrophotometer에 의한 비정질 SiC 박막의 투과도와 파장과의 관계에 있어 유리를 기판으로 사용했으므로 유리의투과도를 감안했으며, 유리에 대한 상대적인 비율 관계로 투과도를 나타냈었다. 또한 비저질 SiC 박막의 흡수계수는 Ellipsometry에 의해 측정된 Δ과 Ψ값을 이용하여 시뮬레이션한 결과로 비정질 SiC 박막의 두께를 이용하여 구하였다. 또한 Tauc Plot을 통해 박막의 optical band gap을 2.6~3.7eV로 조절할 수 있었다. 20$0^{\circ}C$이상으로 증가시켜도 광투과율은 큰 변화를 나타내지 않았다.부터 전분-지질복합제의 형성 촉진이 시사되었다.이것으로 인하여 호화억제에 의한 노화 방지효과가 기대되었지만 실제로 빵의 노화는 현저히 진행되었다

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 D
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• pp.1830-1832
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• 1999

고에너지 이온주입(1)에 기인한 격자 손상 발생 및 열처리에 따라 이들의 회복이 어느정도 가능한지에 대하여 측정 및 분석방법을 통하여 조사하였다. 그리고 본 실험에서는 이온주입시 형성되는 빈자리 결함(Vacancy defect)과 격자간 결함(interstitial defect)의 재결할(recombination)을 이용 점결합(point defect)를 감소 시킬 수 있는 effective RTA조건을 설정하여 well 특성을 개선하고자 하였다. 8inch p-type Si(100)기판에 pad oxide 100A을 형성한 후 NMOS 형성하기 위해 vtn${\sim}$p-well과 PMOS 형성을 위해 vtp$\sim$n-well을 이온주입 하였다. Mev damage anneal은 RTA(2)(Rapid Thermal Anneal)로 $1000\sim1150C$ 온도에서 $15\sim60$초간 spilt 하여 실험후 suprem-4 simulation data를 이용하여 실제 SIMS측정 분석결과를 비교하였으며 이온주입에 의해 발생된 격자손상이 열처리후 damage 정도를 알아보기 위해 T.W(Therma-Wave)을 이용하였으며 열처리후 면저항값은 4-point probe를 사용하였다. 이온주입후 열처리 전,후에 따른 불순물 분포를 SIMS(Secondary ion Mass Spectrometry)를 이용하여 살펴보았다. SIMS 결과로는 열처리 온도 및 시간의 증가에 따라서 dopant확산 및 활성화는 큰차이는 보이지 않고 오히려 감소하는 경향을 볼 수 있으며 또한 접합깊이와 농도가 약간 낮아지는 것을 볼 수 있었다. 결점(defect)을 감소시키기 위해서 diffusivity가 빠른 임계온도영역($1150^{\circ}C$-60sec)에서 RTA를 실시하여 dopant확산을 억제하고 점결점(point defect)의 재결합(recombination)을 이용하여 전위 (dislocation)밀도를 감소시켜 이온주입 Damage 및 면저항을 감소 시켰다. 이와 같은 특성을 process simulation(3)(silvaco)을 통하여 비교검토 하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권5호
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• pp.657-663
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• 2016

In this work, a novel silicon (Si) based floating body synaptic transistor (SFST) is studied to mimic the transition from short-term memory to long-term one in the biological system. The structure of the proposed SFST is based on an n-type metal-oxide-semiconductor field-effect transistor (MOSFET) with floating body and charge storage layer which provide the functions of short- and long-term memories, respectively. It has very similar characteristics with those of the biological memory system in the sense that the transition between short- and long-term memories is performed by the repetitive learning. Spike timing-dependent plasticity (STDP) characteristics are closely investigated for the SFST device. It has been found from the simulation results that the connectivity between pre- and post-synaptic neurons has strong dependence on the relative spike timing among electrical signals. In addition, the neuromorphic system having direct connection between the SFST devices and neuron circuits are designed.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권1호
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• pp.22-29
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• 2006

We demonstrate highly manufacturable Multi-channel Field Effect Transistor (McFET) on bulk Si wafer. McFET shows excellent transistor characteristics, such as $5{\sim}6 times higher drive current than planar MOSFET, ideal subthreshold swing, low drain induced barrier lowering (DIBL) without pocket implantation and negligible body bias dependency, maintaining the same source/drain resistance as that of a planar transistor due to the unique feature of McFET. And suitable threshold voltage ($V_T$) for SRAM operation and high static noise margin (SNM) are achieved by using TiN metal gate electrode.

• 전기학회논문지
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• 제62권12호
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• pp.1678-1687
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• 2013

This paper describes a prototype of 3-phase 3.3kV/220V 6kVA modular semiconductor transformer developed in the lab for feasibility study. The developed prototype is composed of three single-phase units coupled in Y-connection. Each single-phase unit with a rating of 1.9kV/127V 2kVA consists of a high-voltage high-frequency resonant AC-DC converter, a low-voltage hybrid-switching DC-DC converter, and a low-voltage hybrid-switching DC-AC converter. Also each single-phase unit has two DSP controllers to control converter operation and to acquire monitoring data. Monitoring system was developed based on LabView by using CAN communication link between the DSP controller and PC. Through various experimental analyses it was verified that the prototype operates with proper performance under normal and sag condition. The system efficiency can be improved by adopting optimal design and replacing the IGBT switch with the SiC MOSFET switch. The developed prototype confirms a possibility to build a commercial high-voltage high-power semiconductor transformer by increasing the number of series-connected converter modules in high-voltage side and improving the performance of switching element.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.389-389
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• 2013

HfOx (Hafnium oxide)는 ~25의 고유전상수, 5.25 eV의 비교적 높은 Band-gap을 갖는 물질로 MOSFET (metal-oxide semiconductor field-effect-transistor) 구조의 Oxide 박막을 대체 가능한 물질로 연구가 지속되고 있다. 현재까지 진행된 대다수의 연구는 증착 조건에 따른 박막의 결정학적 및 전기적 특성에 대한 주제로 진행되었고 다양한 연구 결과가 보고된바 있다. 하지만 기존의 연구 기법은 박막의 nanomechanics 특성에 대한 연구가 부족하여 이를 보완하기 위한 연구가 절실하다. 따라서 본 연구에서는 HfOx 박막 내 포함된 산소가 고온 열처리 과정에서 빠져나감으로 인한 박막의 nanomechanics 특성을 확인하고자 하였다. 시료는 rf magnetron sputter를 이용하여Si (silicon) 기판위에 Hafnium target으로 산소유량(5, 10, 15 sccm)을 달리하여 증착하였고, 이후 furnace에서 $400^{\circ}C$에서 $1,000^{\circ}C$까지 질소분위기에서 20분간 열처리를 실시하였다. 실험결과 시료의 전기적 특성을 I-V 곡선을 측정하여 확인하였고, 증착 시 산소 유량이 5 sccm에서 15 sccm으로 증가함에 따라서 누설전류 특성은 급격히 향상되었고, 열처리 온도가 증가함에 따라 감소하는 특성을 나타내었다. 또한 시료의 nanomechanics 특성을 확인하기 위하여 nano-indenter를 이용하여 시료의 표면강도(surface hardness)와 탄성계수(elastic modulus)를 확인하였다. 측정결과 5 sccm 시료의 표면강도와 탄성계수는 상온에서 열처리 온도가 증가함에 따라 각각 7.75 GPa에서 9.19 GPa로, 그리고 133.83 GPa에서 126.64 GPa로 10, 15 sccm의 박막의 비하여 상대적으로 균일한 특성을 나타내었다. 이는 증착 시 박막 내 과포화된 산소가 열처리 과정에서 빠져나감으로 인한 것이며, 또한 과포화된 정도에 따라 더 적은 열처리 에너지에 의하여 박막을 빠져나감으로 인한 것으로 판단된다. 또한 열처리 과정에서 산소가 빠져나가는 상대적인 flux의 영향으로 인하여 박막의 mechanical한 균일도의 변화가 나타났다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2018년도 전력전자학술대회
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• pp.213-215
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• 2018

본 논문에서는, 경부하 조건에서 저감된 스위칭 손실과 중부하 이상 조건에서 영전압 스위칭을 통해 높은 효율을 가지는 토템폴 브리지리스 역률보상회로를 제안한다. 토템폴 브리지리스 역률보상회로는 기존 브리지 다이오드를 포함한 역률보상회로의 단점인 도통패스 구간의 비교적 많은 소자 수를 통한 도통손실이 다소 큰 단점을 보완한 회로이다. 하지만, 토템폴 브리지리스 역률보상회로는 여전히 하드 스위칭을 통한 손실과 주 파워링 다이오드의 역회복 손실로 인한 단점을 지니고 있게 되며, 그로 인해 현재로써는 높은 효율과 안정적인 동작을 위해서는 부득이 GaN FET를 적용한 개발이 대부분이다. Full 부하 조건의 전류 용량을 고려하여 높은 전류 정격을 가지는 GaN FET를 주 스위치로 활용할 경우, 전류용량과 비례하여 기생 커패시턴스에 의한 손실이 커지기 때문에 경부하 조건에서 높은 효율을 확보하기가 다소 어렵다. 또한 구조상 물리적으로 여전히 하드 스위칭 동작을 할 수 밖에 없기 때문에 서버용 전원장치에서 요구하는 높은 효율을 달성하는데 한계를 지니며 높은 비용이 요구되는 단점을 지니게 된다. 이를 해결하기 위해, 제안하는 회로는 간단한 회로를 통해 경부하 조건에서 저감된 스위칭 손실과 중부하 이상 조건에서 소프트 스위칭을 만족하여 전체 부하 조건에서 기존의 GaN FET을 활용한 토템폴 구조 대비 높은 효율을 가지게 된다. 또한, 토템폴 구조임에도 불구하고 중부하 이상 영역에서 소프트 스위칭 동작을 통해 주 스위치를 비교적 저렴하고 신뢰성이 검증된 Si-MOSFET을 적용할 수 있다는 장점을 지닌다. 제안하는 회로의 효용성을 증명하기 위해, 하이라인 입력 전압과 750W 출력 조건에서 실험을 진행하였다.

• 한국전기전자재료학회논문지
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• 제37권1호
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• pp.48-55
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• 2024

The changes in threshold voltage and DIBL were investigated for changes in remanent polarization P_r and coercive field E_c, which determine the characteristics of the P-E hysteresis curve of ferroelectric in NCFET (negative capacitance FET). The threshold voltage and DIBL (drain-induced barrier lowering) were observed for a junctionless double gate MOSFET using a gate oxide structure of MFMIS (metal-ferroelectric-metal-insulator-semiconductor). To obtain the threshold voltage, series-type potential distribution and second derivative method were used. As a result, it can be seen that the threshold voltage increases when P_r decreases and E_c increases, and the threshold voltage is also maintained constant when the P_r/E_c is constant. However, as the drain voltage increases, the threshold voltage changes significantly according to P_r/E_c, so the DIBL greatly changes for P_r/E_c. In other words, when P_r/E_c=15 pF/cm, DIBL showed a negative value regardless of the channel length under the conditions of ferroelectric thickness of 10 nm and SiO₂ thickness of 1 nm. The DIBL value was in the negative or positive range for the channel length when the P_r/E_c is 25 pF/cm or more under the same conditions, so the condition of DIBL=0 could be obtained. As such, the optimal condition to reduce short channel effects can be obtained since the threshold voltage and DIBL can be adjusted according to the device dimension of NCFET and the P_r and E_c of ferroelectric.