• Proceedings of the Korea Crystallographic Association Conference
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• 2002.11a
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• pp.45-47
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• 2002

반도체 소자의 고집적화 및 고속화가 요구됨에 따라 MOSFET 구조의 게이트 절연막으로 사용되고 있는 SiO₂ 박막의 두께를 감소시키려는 노력이 이루어지고 있다. 0.1㎛ 이하의 소자를 위해서는 15Å 이하의 두께를 갖는 SiO₂가 요구된다. 하지만 두께감소는 절연체의 두께와 지수적인 관계가 있는 누설전류를 증가시킨다[1-3]. 따라서 같은 게이트 개패시턴스를 유지하면서 누설전류를 감소시키기 위해서는 높은 유전상수를 갖는 두꺼운 박막이 요구되는 것이다. 그러므로 약 25정도의 높은 유전상수를 갖고 5.2～7.8 eV 정도의 비교적 높은 bandgap을 갖으며, 실리콘과 열역학적으로 안정한 물질로 알려진 HfO2[4-5]가 최근 큰 관심을 끌고 있다. 본 연구에서는 HfO₂ 박막을 실제 소자에 적용하기 위하여 전극 및 열처리에 따른 HfO₂ 박막의 미세구조 및 전기적 특성에 관한 연구를 수행하였다. 이를 위해, HfO₂ 박막을 reactive DC magnetron sputtering 방법으로 증착하고, XRD, TEM, XPS를 사용하여 ZrO₂ 박막의 미세구조를 관찰하였으며, MOS 캐패시터 구조의 C-V 및 I-V 특성을 측정하여 HfO₂ 박막의 전기적 특성을 관찰하였다. HfO₂ 타겟을 스퍼터링하면 Ar 스퍼터링에 의해 에너지를 가진 산소가 기판에 스퍼터링되어 Si 기판과 반응하기 때문에 HfO₂ 박막 형성과 더불어 Si 기판이 산화된다[6]. 그래서 HfO₂같은 금속 산화물 타겟 대신에 순수 금속인 Hf 타겟을 사용하고 반응성 기체로 O₂를 유입시켜 타겟이나 시편위에서 high-k 산화물을 만들면 SiO/sub X/ 계면층을 제어할 수 있다. 이때 저유전율을 갖는 계면층은 증착과 열처리 과정에서 형성되고 특히 500℃ 이상에서 high-k/Si를 열처리하면 계면 SiO₂층은 증가하는 데, 이것은 산소가 HfO₂의 high-k 박막층을 뚫고 확산하여 Si 기판을 급속히 산화시키기 때문이다. 본 방법은 증착에 앞서 Si 표면을 희석된 HF를 이용해 자연 산화막과 오염원을 제거한 후 Hf 금속층과 HfO₂ 박막을 직류 스퍼터링으로 증착하였다. 우선 Hf 긍속층이 Ar 가스 만의 분위기에서 증착되고 난 후 공기중에 노출되지 않고 연속으로 Ar/O₂ 가스 혼합 분위기에서 반응 스퍼터링 방법으로 HfO₂를 형성하였다. 일반적으로 Si 기판의 표면 위에 자연적으로 생기는 비정질 자연 산화막의 두께는 10～15Å이다. 그러나 Hf을 증착한 후 단면 TEM으로 HfO₂/Si 계면을 관찰하면 자연 산화막이 Hf 환원으로 제거되기 때문에 비정질 SiO₂ 층은 관찰되지 않았다. 본 실험에서는 HfO2의 두께를 고정하고 Hf층의 두께를 변수로 한 게이트 stack의 물리적 특성을 살펴보았다. 선증착되는 Hf 금속층을 0, 10, 25Å의 두께 (TEM 기준으로 한 실제 물리적 두께) 로 증착시키고 미세구조를 관찰하였다. Fig. 1(a)에서 볼 수 있듯이 Hf 금속층의 두께가 0Å일때 13Å의 HfO₂를 반응성 스퍼터링 방법으로 증착하면 HfO₂와 Si 기판 사이에는 25Å의 계면층이 생기며, 이것은 Ar/O₂의 혼합 분위기에서의 스퍼터링으로 인한 Si-rich 산화막 또는 SiO₂ 박막일 것이다. Hf 금속층의 두께를 증가시키면 계면층의 성장은 억제되는데 25Å의 Hf 금속을 증착시키면 HfO₂ 계면층은 10Å미만으로 관찰된다. 그러므로 Hf 금속층이 충분히 얇으면 플라즈마내 산소 라디칼, 이온, 그리고 분자가 HfO₂ 층을 뚫고 Si 기판으로 확산되어 SiO₂의 계면층을 성장시키고 Hf 금속층이 두꺼우면 SiO/sub X/ 계면층을 환원시키면서 Si 기판으로의 산소의 확산은 막기 때문에 계면층의 성장은 억제된다. 따라서 HfO₂/Hf(Variable)/Si 계에서 HfO₂ 박막이 Si 기판위에 직접 증착되면, 순수 HfO₂ 박막의 두께보다 높은 CET값을 보이고 Hf 금속층의 두께를 증가시키면 CET는 급격하게 감소한다. 그러므로 HfO₂/Hf 박막의 유효 유전율은 단순 반응성 스퍼터링에 의해 형성된 HfO₂ 박막의 유전율보다 크다. Fig. 2에서 볼 수 있듯이 Hf 금속층이 너무 얇으면 계면층의 두께가 두꺼워 지고 Hf 금속층이 두꺼우면 HfO₂층의 물리적 두께가 두꺼워지므로 CET나 EOT 곡선은 U자 형태를 그린다. Fig. 3에서 Hf 10초 (THf=25Å) 에서 정전 용량이 최대가 되고 CET가 20Å 이상일 때는 high-k 두께를 제어해야 하지만 20Å 미만의 두께를 유지하려면 계면층의 두께를 제어해야 한다.

• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.24 no.12
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• pp.944-948
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• 2011

In this paper, flicker noise characteristic and channel hot carrier degradation of NMOSFETs with plasma nitrided oixde (PNO) and thermally nitrided oxide (TNO) are analyzed in depth. Compared with NMOSFET with TNO, flicker noise characteristic of NMOSFET with PNO is improved significantly because nitrogen density in PNO near the Si/$SiO_2$ interface is less than that in TNO. However, device degradation of NMOSFET with PNO by channel hot carrier stress is greater than that with TNO although PMOSFET with PNO showed greater immunity to NBTI degradation than that with TNO in previous study. Therefore, concurrent investigation of the reliability as well as low frequency noise characteristics of NMOSFET and PMOSFET is required for the development of high performance analog MOSFET technology.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2009.11a
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• pp.48-48
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• 2009

최근 빠른 동작속도와 고 집적도를 얻기 위해 metal oxide semiconductor field effect transistor (MOSFET) 의 크기는 계속 해서 줄어들고 있다. 동시에 게이트의 절연층도 얇아지게 된다. 절연층으로 사용되는 $SiO_2$ 의 두께가 2nm 이하로 얇아 지게 되면 터널링에 의해 누설 전류가 발생하게 된다. 이 문제를 해결하기 위해 $SiO_2$ 를 대체할 고유전체 물질의 연구가 활발하다. 고유전체 물질 중에는 $ZrO_2,\;Al_2O_3,\;HfO_2$ 등이 많이 연구 되어 왔다. 하지만 유전상수 이외에 band gap energy, thermodynamic stability, recrystallization temperature 등의 특성이 좋지 않아 대체 물질로 문제점이 있다. 이를 보안하기 위해 산화물을 합금과 결합시키면 서로의 장점들이 합쳐져 기준들을 만족하는 물질을 만들 수 있고 $HfAlO_3$가 그 중 하나이다. Al를 첨가하는 이유는 문턱전압을 낮추기 위해서다. $HfAlO_3$는 유전상수 18.2, band gap energy 6.5 eV, recrystallization temperature 800 $^{\circ}C$이고 열역학적 특성이 안정적이다. 게이트 절연층은 전극과 기판사이에 적층구조를 이루고 있어 이방성인 드라이 에칭이 필요하고 공정 중 마스크물질과의 선택비가 높아야한다. 본 연구는 $HfAlO_3$박막을 $BCl_3/Ar,\;N_2/BCl_3/Ar$ 유도결합 플라즈마를 이용해 식각했다. 베이스 조건은 RF Power 500 W, DC-bias -100 V, 공정압력 15 mTorr, 기판온도 40 $^{\circ}C$ 이다. 가스비율, RF Power, DC-bias, 공정 압력에 의한 마스크물질과 의 선택비를 알아보았다.

• Journal of Sensor Science and Technology
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• v.9 no.2
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• pp.113-119
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• 2000

In this work, Pd/Pt gate MISFET sensor using Pd membrane was fabricated to detect the hydrogen in DI water. A differential pair-type was used to minimize the intrinsic voltage drift of the MISFET. To avoid hydrogen induced drift of the sensor, the silicon dioxide/silicon nitride double layer was used as the gate insulator of the FET's. In order to eliminate the blister formation on the surface of the hydrogen sensing gate metal, Pd/Pt double metal layer was deposited on the gate insulator. For this type of application sensors need to be isolated from the DI water, and a Pd membrane was used to separate the sensor from the DI water. The output voltage change due to the variation of hydrogen concentration is linear from 100ppm to 500 ppm.

• Proceedings of the Korean Vacuum Society Conference
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• 2000.02a
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• pp.104-104
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• 2000

MOS소자의 크기가 작아짐에 따라 gate 유전막의 두께 또한 얇아져야 한다. 두께가 얇아짐에 따라 gate 유전막으로써 기존의 SiO2는 direct tunneling으로 인해 높은 누설전류를 수반한다. 그래서 높은 유전상술르 가지는 물질들에 대한 연구의 필요성이 대두되고 있다. 그중 CVD-Ta2O5는 차세대 MOSFET소자기술에 있어서 높은 유전상수($\varepsilon$r+25)와 우수한 step coverage 때문에 각광을 받고 있는 물질중에 하나이다. 본 연구에서는 Ta2O5를 gate를 유전막으로 사용하고 RTN처리와 wet oxidation을 접목시켜 이들의 전기적인 특성을 향상시킬 수 있었다. p-형 wafer 위에 D2와 O2를 사용하여 SiO2(100 )를, NH3를 이용하여 Nitridation(10 )을 전처리로써 각각 실시하였고 그 위에 MOCVD방법으로 Ta2O5를 80 성장시켰다. 첫 번째 시편은 45$0^{\circ}C$ 10min동안 wet oxidation을 시켰고, 두 번째 시편은 $700^{\circ}C$ 60sec동안 NH3 분위기에서 RTN 처리를 하였다. 세 번째 시편은 동일조건으로 RTN 처리후 wet oxidation을 하였다. 그 후 각각의 시편을 capacitor를 제작하고 그 전기적 특성을 관찰하였다. Wet oxidation만을 시킨 시편은 as-deposited Ta2O5 시편에 비해서 -1.5V에서 누설전류는 약 2~3 order정도 감소되었고 accumulation 영역에서의 capacitance 값은 oxide층의 성장(5 )을 무시하면 거의 변화하지 않았다. RTN처리만 된 시편의 경우는 -1.5V에서 누설전류는 2~3order 정도 증가되었지만, accumulation 영역에서 capacitance 값은 거의 2qwork 증가하였다. 이 두가지 공정을 접목시킨 즉 RTN 처리후 wet oxidation 처리된 시편의 경우는 as-deposited Ta2O5 시편에 비해서 -1.5V에서 누설전류는 1 order 정도 감소하였고, accumulation 지역에서의 capacitance 값은 약 2배 증가하였다. 즉 as deposited Ta2O5 시편의 accumulation 지역의 capacitance 값은 12.8 fF/um2으로써 그 유효두께는 27.0 이었지만, RTN 처리후에 wet oxidation 시킨 시편의 accumulation 지역의 capacitance값은 21.2fF/um2으로써 그 유효두께는 16.3 이 되었다. 결론적으로 as deposited Ta2O5 시편에 RTN 처리후 wet oxidation을 실시한 결과 capacitance 값이 약 2배정도 증가하였고 누설전류는 약 1 order 정도 감소됨을 확인하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.487-487
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• 2013

According to shrinkage of transistor, interface traps have been recognized as a major factor which limits the process development in manufacturing industry. The traps occur through spontaneous generation process, and spread into the forbidden band. There is a large change of current though a few traps are existed at the Si-SiO2 interface. Moreover, the increased temperature largely affects to the leakage current due to the interface trap. For this reason, we made an effort to find out the relationship between temperature and interface trap. The subthreshold swing (SS) was investigated to confirm the correlation. The simulated results show that the sphere of influence of trap is enlarged according to increase in temperature. To investigate the relationship between thermal energy and surface potential, we extracted the average surface potential and thermal energy (kT) according to the temperature. Despite an error rate of 6.5%, change rates of both thermal energy and average surface potential resemble each other in many ways. This allows that SS is affected by the trap within the range of the thermal energy from the surface energy.

• Proceedings of the KIEE Conference
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• 1999.07d
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• pp.1931-1933
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• 1999

In this paper, the current and voltage properties on the gate oxide film due to the variation of thickness are studied. The specimen is used for n-ch power MOSFET. It is shows the leakage current and current density characteristics due to the applied electric field when the oxide thickness is each $600[\AA],\;800[\AA]$ and $1000[\AA]$, respectively. We known that the leakage current is a little higher when the voltage as reverse bias contrast with forward bias in poly gate is applied. In order to experiment for AC properties is measured for capacitance characteristics. It is confirmed that the value of input capacitance have been a lot of influenced on $SiO_2$ thickness contrast with the value of output capacitance.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.39 no.2
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• pp.27-38
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• 2002

A new self-consistent mathematical model for semiconductor quantum well device was developed. The model was based on the direct solution of the Boltzmann transport equation, coupled to the Schrodinger and Poisson equations. The solution yielded the distribution function for a two-dimensional electron gas(2DEG) in quantum well devices. To solve the Boltzmann equation, it was transformed into a tractable form using a Legendre polynomial expansion. The Legendre expansion facilitated analytical evaluation of the collision integral, and allowed for a reduction of the dimensionality of the problem. The transformed Boltzmann equation was then discretized and solved using sparce matrix algebra. The overall system was solved by iteration between Poisson, Schrodinger and Boltzmann equations until convergence was attained.

• Journal of the Korean Institute of Illuminating and Electrical Installation Engineers
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• v.12 no.3
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• pp.114-123
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• 1998

The multi-resonant converter(MRC) minimizes a parasitic oscillation by using the resonant tank circuit absorbed parasitic reactances existing in a converter circuit. So it si possible that the converter operated at a high frequency has a high efficiency because the losses are reduced. Such a MHz high frequency applications provide a high power density [W/inch3] of the converter. But the resonant voltage stress across a switch of the resonant tank circuit is 4~5 times a input voltage. This h호 voltage stress increases the conduction loss because of on-resistance of a MOSFET with higher rating. Thus, in this paper we proposed the alternated multi-resonant converter (AT MRC) differ from the clamp mode multi-resonant converter and applicated it to the forward MRC. The AT forward MRC can reduce the voltage stress to 2~3 times a input voltage by using two series input capacitor. The control circuit is simple because tow resonant switches are driven directly by the output pulse of the voltage controled oscillator. This circuit type is verified through the experimental converter with 48V input voltage, 5V/50W output voltage/power and PSpice simulation. the measured maximum voltage stress is 170V of 2.9 times the input voltage and the maximum efficiency of 81.66% is measured.

• The Transactions of The Korean Institute of Electrical Engineers
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• v.63 no.8
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• pp.1055-1063
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• 2014

Power losses of a 1-stage DC-DC converter and 2-stage DC-DC converter are compared in this paper. A phase-shift full-bridge DC-DC converter is considered as 1-stage topology. This topology has disadvantages in the stress of rectifier diodes because of the resonance between the leakage inductor of the transformer and the junction capacitor of the rectifier diode. 2-stage topology is composed of an LLC resonant full-bridge DC-DC converter and buck converter. The LLC resonant full-bridge DC-DC converter does not need an RC snubber circuit of the rectifier diode. However, there is the drawback that the switching loss of the buck converter is large due to the hard switching operation. To reduce the switching loss of the buck converter, SiC MOSFET is used. This paper analyzes and compares power losses of two topologies considering temperature condition. The validity of the power loss analysis and calculation is verified by a PSIM simulation model.