• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 제37회 하계학술대회 논문집 D
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• pp.2187-2188
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• 2006

본 연구의 목적은 Pspice를 이용하여 SI Thyristor의 구조적인 특징과 스위칭 동작을 설명하면서도 비교적 간략화된 등가모델을 개발하는 것에 있다. 이러한 목표로 등가모델은 SI Thyristor의 구조적 형태에 기반을 두어 BJT 소자를 이용한다. 또 게이트 구조와 스위칭 매커니즘을 고려한 MOSFET, Steady state Turn on 상태에서 dominant 모델인 PIN Diode로 구성되어 있다. 개발된 등가모델을 스너버회로와 함께 스위칭 과도응답을 시뮬레이션하였으며 그 결과는 실제 실험결과와 비교하여 검증하였다. 비교적 간단하게 고안된 회로를 통해 Turn On/off 동작에서 스위칭 특성을 예측할 수 있으므로 펄스파워용 스위치로서 SI Thyristor의 시동특성을 해석하는 데 본 등가모델을 활용할 수 있을 것으로 전망한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 제37회 하계학술대회 논문집 D
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• pp.2185-2186
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• 2006

본 연구의 목적은 Pspice를 이용하여 SI Thyristor의 구조적인 특징과 스위칭 동작을 설명하면서도 비교적 간략화된 등가모델을 개발하는 것에 있다. 이러한 목표로 등가모델은 SI Thyristor의 구조적 형태에 기반을 두어 BJT 소자를 이용한다. 또 게이트 구조와 스위칭 매커니즘을 고려한 MOSFET, Steady state Turn on 상태에서 dominant 모델인 PIN Diode로 구성되어 있다. 개발된 등가모델을 스너버회로와 함께 스위칭 과도응답을 시뮬레이션하였으며 그 결과는 실제 실험결과와 비교하여 검증하였다. 비교적 간단하게 고안된 회로를 통해 Turn On/off 동작에서 스위칭 특성을 예측할 수 있으므로 펄스파워용 스위치로서 SI Thyristor의 시동특성을 해석하는 데 본 등가모델을 활용할 수 있을 것으로 전망한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 제37회 하계학술대회 논문집 A
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• pp.553-554
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• 2006

본 연구의 목적은 Pspice를 이용하여 SI Thyristor의 구조적인 특징과 스위칭 동작을 설명하면서도 비교적 간략화 된 등가 모델을 개발하는 것에 있다. 이러한 목표로 등가모델은 SI Thyristor의 구조적 형태에 기반을 두어 BJT 소자를 이용한다. 또 게이트 구조와 스위칭 매커니즘을 고려한 MOSFET, Steady state Turn on 상태에서 dominant 모델인 PIN Diode로 구성되어 있다. 개발된 등가모델을 스너버회로와 함께 스위칭 과도응답을 시뮬레이션 하였으며, 그 결과는 실제 실험결과와 비교하여 검증하였다. 비교적 간단하게 고안된 회로를 통해 Turn On/Off 동작에서 스위칭 특성을 예측할 수 있으므로 펄스파워용 스위치로서 SI Thyristor의 시동특성을 해석하는데 본 등가모델을 활용할 수 있을 것으로 전망한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 제37회 하계학술대회 논문집 B
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• pp.1219-1220
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• 2006

본 연구의 목적은 Pspice를 이용하여 SI Thyristor의 구조적인 특징과 스위칭 동작을 설명하면서도 비교적 간략화된 등가 모델을 개발하는 것에 있다. 이러한 목표로 등가모델은 SI Thyristor의 구조적 형태에 기반을 두어 BJT 소자를 이용한다. 또 게이트 구조와 스위칭 매커니즘을 고려한 MOSFET, Steady state Turn on 상태에서 dominant 모델인 PIN Diode로 구성되어 있다. 개발된 등가모델을 스너버회로와 함께 스위칭 과도응답을 시뮬레이션하였으며 그 결과는 실제 실험결과와 비교하여 검증하였다. 비교적 간단하게 고안된 회로를 통해 Turn On/Off 동작에서 스위칭 특성을 예측할 수 있으므로 펄스파워용 스위치로서 SI Thyristor의 시동특성을 해석하는 데 본 등가모델을 활용할 수 있을 것으로 전망한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 제37회 하계학술대회 논문집 C
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• pp.1679-1680
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• 2006

본 연구의 목적은 Pspice를 이용하여 SI Thyristor의 구조적인 특징과 스위칭 동작을 설명하면서도 비교적 간략화된 등가 모델을 개발하는 것에 있다. 이러한 목표로 등가모델은 SI Thyristor의 구조적 형태에 기반을 두어 BJT 소자를 이용한다. 또 게이트 구조와 스위칭 매커니즘을 고려한 MOSFET, Steady state Turn on 상태에서 dominant 모델인 PIN Diode로 구성되어 있다. 개발된 등가모델을 스너버회로와 함께 스위칭 과도응답을 시뮬레이션하였으며 그 결과는 실제 실험결과와 비교하여 검증하였다. 비교적 간단하게 고안된 회로를 통해 Turn On/off 동작에서 스위칭 특성을 예측할 수 있으므로 펄스파워용 스위치로서 SI Thyristor의 시동특성을 해석하는 데 본 등가모델을 활용할 수 있을 것으로 전망한다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2018년도 추계학술대회
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• pp.147-148
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• 2018

본 논문에서는 SiC를 이용한 신재생 에너지용 다중입력 PCS를 개발하였다. 제안하는 PCS는 풍력, 태양광, 배터리를 포함하는 다중입력 구조를 갖고 2단 방식으로 비절연 DC-DC 컨버터가 전압, 전류 및 양방향 제어를 하고 DC-AC 인버터가 단상 계통연계, 독립운전을 지원한다. 또한 SiC Mosfet을 사용하여 수동소자 크기를 최소화 하고 고효율 동작을 달성하였다. 제안하는 PCS의 동작모드를 제시하고 시작품을 통해 본 논문의 타당성을 검증하였다.

• 전자공학회논문지D
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• 제36D권1호
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• pp.100-106
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• 1999

SOI MOSFET에서 바디 전압을 안정시키기 위하여 바디 저항과 콘택 소모면적을 줄이면서도 SOI 고유의 장점을 그대로 유지시키는 IBC(Island Body Contact) 구조를 창안하였다. 이 구조는 여러 MOSFEET 들의 바디를 서로 연결하여 같이 콘택을 형성함으로써 면적의 증가 없이 훌륭한 바디 콘택효과를 갖게 된다. VLSI 소자로서의 그 가능성을 소자 시뮬레이션과 제작된 소자와 회로의 측정실험을 통하여 확인하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1996년도 춘계학술대회 논문집
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• pp.51-54
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• 1996

This paper reports the studies of the inversion layer mobility in p-channel Si MOSFET's under hot-carrier degradated condition. The validity of relationship of hot carrier degradations between the surface effective mobility and field effect mobility and are examined. The effective mobility(${\mu}$$\_$eff/) is derived from the channel conductances, while the field-effect mobility(${\mu}$$\_$FE/) is obtained from the transconductance. The characteristics of mobility curves can be divided into the 3 parts of curves. It was reported that the mobility degradation is due to phonon scattering, coulombic scattering and surface roughness. We are measured the mobility slope in curves with DC-stress [V$\_$g/=-3.1v]. It was found that the mobility(${\mu}$$\_$eff/ and ${\mu}$$\_$FE/) of p-MOSFET's was increased by increasing stress time and decreasing channel length. Because of the increasing stress time and increasing V$\_$g/ is changed oxide reliability and increased vertical field.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.259-259
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• 2016

반도체 산업 전반에 걸쳐 이루어지고 있는 연구는 소자를 더 작게 만들면서도 구동능력은 우수한 소자를 만들어내는 것이라고 할 수 있다. 따라서 소자의 미세화와 함께 트랜지스터의 구동능력의 향상을 위한 기술개발에 대한 필요성이 점차 커지고 있으며, 고유전(high-k)재료를 트랜지스터의 게이트 절연막으로 이용하는 방법이 개발되고 있다. High-k 재료를 트랜지스터의 게이트 절연막에 적용하면 낮은 전압으로 소자를 구동할 수 있어서 소비전력이 감소하고 소자의 미세화 측면에서도 매우 유리하다. 그러나, 초미세화된 소자를 제작하기 위하여 high-k 절연막의 두께를 줄이게 되면, 전기적 용량(capacitance)은 커지지만 에너지 밴드 오프셋(band-offset)이 기존의 실리콘 산화막(SiO2)보다 작고 또한 열공정에 의해 쉽게 결정화가 이루어지기 때문에 누설전류가 발생하여 소자의 열화를 초래할 수 있다. 따라서, 최근에는 이러한 문제를 해결하기 위하여 게이트 절연막 엔지니어링을 통해서 누설전류를 줄이면서 전기적 용량을 확보할 수 있는 연구가 주목받고 있다. 본 실험에서는 high-k 물질인 Ta2O5와 SiO2를 적층시켜서 누설전류를 줄이면서 동시에 높은 캐패시턴스를 달성할 수 있는 게이트 절연막 엔지니어링에 대한 연구를 진행하였다. 먼저 n-type Si 기판을 표준 RCA 세정한 다음, RF sputter를 사용하여 두께가 Ta2O5/SiO2 = 50/0, 50/5, 50/10, 25/10, 25/5 nm인 적층구조의 게이트 절연막을 형성하였다. 다음으로 Al 게이트 전극을 150 nm의 두께로 증착한 다음, 전기적 특성 개선을 위하여 furnace N2 분위기에서 $400^{\circ}C$로 30분간 후속 열처리를 진행하여 MOS capacitor 소자를 제작하였고, I-V 및 C-V 측정을 통하여 형성된 게이트 절연막의 전기적 특성을 평가하였다. 그 결과, Ta2O5/SiO2 = 50/0, 50/5, 50/10 nm인 게이트 절연막들은 누설전류는 낮지만, 큰 용량을 얻을 수 없었다. 한편, Ta2O5/SiO2 = 25/10, 25/5 nm의 조합에서는 충분한 용량을 확보할 수 있었다. 적층된 게이트 절연막의 유전상수는 25/5 nm, 25/10 nm 각각 8.3, 7.6으로 비슷하였지만, 문턱치 전압(VTH)은 각각 -0.64 V, -0.18 V로 25/10 nm가 0 V에 보다 근접한 값을 나타내었다. 한편, 누설전류는 25/10 nm가 25/5 nm보다 약 20 nA (@5 V) 낮은 것을 확인할 수 있었으며 절연파괴전압(breakdown voltage)도 증가한 것을 확인하였다. 결론적으로 Ta2O5/SiO2 적층 절연막의 두께가 25nm/10nm에서 최적의 특성을 얻을 수 있었으며, 본 실험과 같이 게이트 절연막 엔지니어링을 통하여 효과적으로 누설전류를 줄이고 게이트 용량을 증가시킴으로써 고집적화된 소자의 제작에 유용한 기술로 기대된다.

• 한국전기전자재료학회논문지
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• 제33권5호
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• pp.427-431
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• 2020

In this research, we evaluated the electrical properties of polycrystalline-gallium-oxIde (Ga₂O₃) thin films grown by mist-CVD. A 500~800 nm-thick Ga₂O₃ film was used as a channel in a fabricated bottom-gate MOSFET device. The phase stability of the β-phase Ga₂O₃ layer was enhanced by an annealing treatment. A Ti/Al metal stack served as source and drain electrodes. Maximum drain current (I_D) exceeded 1 mA at a drain voltage (V_D) of 20 V. Electron mobility of the β-Ga₂O₃ channel was determined from maximum transconductance (g_m), as approximately, 1.39 ㎠/Vs. Reasonable device characteristics were demonstrated, from measurement of drain current-gate voltage, for mist-CVD-grown Ga₂O₃ thin films.