• 한국가시화정보학회지
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• 제11권3호
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• pp.12-16
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• 2013

The impact and spreading behaviors of silicon dioxide nanoparticle colloidal suspension droplets were quantitatively visualized using a high-speed imaging system. Millimeter-scale droplets were generated by a syringe pump and a needle. Droplets of different velocity were impacted on a non-porous solid surface. Images were consecutively recorded using a CMOS high-speed camera at 5000 fps (frames per second) for millimeter-scale droplets. Temporal variations of droplet diameter, velocity and maximum spreading diameters were evaluated from the sequential images captured for each experimental condition. Effects of Reynolds number, Weber number, and particle concentration were investigated experimentally.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2005년도 International Meeting on Information Displayvol.I
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• pp.289-292
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• 2005

New poly-Si TFTs have been proposed and fabricated in order to increases the output channel resistance ($r_o$). The counter-doped($p^+$) source is tied to the $n^+$ source and is extended into the channel region so that it employs the reverse bias depletion in the channel. As $V_{DS}$ is increased, the depletion width is increased and the effective channel width is reduced. Therefore, the output current saturates well and the $r_o$ is increased successfully. The proposed CMOS devices may improve the amplifier gain of data driver in active-matrix displays

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2005년도 International Meeting on Information Displayvol.I
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• pp.727-731
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• 2005

Design and manufacturing process of a full color LED microdislay fabricated by standard CMOS technology and containing an array of aluminum / nanostructured porous silicon reverse biased light emitting Schottky diodes will be discussed. Being of a solid state construction, this microdisplays are cost-effective, thin and light in weight due to very simple device architecture. Its benefits include also super high resolution, wide viewing angles, fast response time and wide operating temperature range. The advantages of full integration of an LED-array and driving circuitry onto a Si-chip will be also discussed.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제52권10호
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• pp.441-446
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• 2003

The chemical mechanical polishing (CMP) process is now widely employed in the ultra large scale integrated (ULSI) semiconductor fabrication. Especially, shallow trench isolation (STI) has become a key isolation scheme for sub-0.13/0.10${\mu}{\textrm}{m}$ CMOS technology. The most important issues of STI-CMP is to decrease the various defects such as nitride residue, dishing, and tom oxide. To solve these problems, in this paper, we studied the planarization characteristics using slurry additive with the high selectivity between $SiO_2$ and $Si_3$$N_4$ films for the purpose of process simplification and in-situ end point detection. As our experimental results, it was possible to achieve a global planarization and STI-CMP process could be dramatically simplified. Also, we estimated the reliability through the repeated tests with the optimized process conditions in order to identify the reproducibility of STI-CMP process.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제53권6호
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• pp.312-315
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• 2004

The monolayer of oxygen atoms sandwiched between the adjacent nanocrystalline silicon layers was formed by ultra high vacuum-chemical vapor deposition (UHV-CVD). This multilayer Si-O structure forms a new type of superlattice, semiconductor-atomic superlattice (SAS). According to the experimental results, high-resolution cross-sectional transmission electron microscopy (HRTEM) shows epitaxial system. Also, the current-voltage (Ⅰ-Ⅴ) measurement results show the stable and good insulating behavior with high breakdown voltage. It is apparent that the system may form an epitaxially grown insulating layer as possible replacement of silicon-on-insulator (SOI), a scheme investigated as future generation of high efficient and high density CMOS on SOI.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제48권12호
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• pp.761-767
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• 1999

Poly-Si TFTs(polycrystalline silicon thin film transistors) fabricated on a low cost glass substrate have attracted a considerable amount of attention for pixel elements and peripheral driving circuits in AMLCS(active matrix liquid crystal display). In order to apply poly-Si TFTs for high resolution AMLCD, a high operating frequency and reliable circuit performances are desired. A new poly-Si TFT with CLBT(counter doped lateral body terminal) is proposed and fabricated to suppress kink effects and to improve the device stability. And this proposed device with BC(buried channel) is fabricated to increase ON-current and operating frequency. Although the troublesome LDD structure is not used in the proposed device, a low OFF-current is successfully obtained by removing the minority carrier through the CLBT. We have measured the dynamic properties of the poly-Si TFT device and its circuit. The reliability of the TFTs and their circuits after AC stress are also discussed in our paper. Our experimental results show that the BC enables the device to have high mobility and switching frequency (33MHz at $V_{DD}$ = 15 V). The minority carrier elimination of the CLBT suppresses kink effects and makes for superb dynamic reliability of the CMOS circuit. We have analyzed the mechanism in order to see why the ring oscillators do not operate by analyzing AC stressed device characteristics.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.447-447
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• 2012

최근 생물전자공학에서 의료 산업 환경 등 많은 분야에 응용 가능한 바이오센서의 연구가 활발해지고 있다. 그 중 의료 분야에서, 수소이온 ($H^+$)의 농도 감지는 인간의 질병을 예측하는데 중요한 지표가 되며 이러한 수소이온 ($H^+$) 농도의 변화를 실시간으로 감지하기 위해 반도체를 기반으로 한 다양한 pH 센서가 제안되었다. Ion sensitive field effect transistor (ISFET), electrolyte-insulator-semiconductor (EIS)는 대표적인 반도체 pH센서로, 작은 소자 크기, 견고한 구조, 빠른 응답속도와 CMOS 공정과의 호환성이 좋다는 장점이 있다. 특히, EIS는 제조공정이 간단하고 감지막의 감지 특성 평가가 용이하기 때문에 지속적으로 연구되고 있는 pH 센서이다. 센서의 감지 특성을 평가함에 있어 감지막의 감지감도와 안정성이 우수해야 하며 이를 위해 high-k 물질이 감지막으로 사용되고 있다. 추가적으로 high-k 물질은 기존의 $SiO_2$와 $Si_3N_4$를 대신하여 높은 유전상수로 인한 고성능, 고감도 센서제작을 가능케 한다. 본 연구에서는, high-k 물질인 $HfO_2$, $Ta_2O_5$, $ZrO_2$, $Al_2O_3$를 각각 $SiO_2$ 완충막에 적층한 이단 감지막을 제작하였고, 그 특성을 기존의 $SiO_2$, $Si_3N_4$ 감지막의 감지특성과 비교하였다. pH 감지 특성을 평가해 본 결과, 기존의 $SiO_2$, $Si_3N_4$ 감지막과 비교했을 때 high-k 물질의 감지막을 갖는 EIS pH 센서에서 감지감도와 안정성 모두 우수하게 나타났다. 특히, high-k 물질 중 $HfO_2$에서 감지감도가 다소 크게 평가되었으나, 화학적 용액에 대한 안정성은 떨어졌다. 반면에 $Al_2O_3$과 $Ta_2O_5$은 화학용액에 대한 안정성 측면에서 최적의 특성을 보임을 확인하였다. 결론적으로, high-k 물질에 대한 전반적인 평가를 통하여 높은 pH 감지감도뿐만 아니라 우수한 안정성의 EIS pH 센서를 제작 할 수 있었다.

• 한국전자파학회논문지
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• 제21권5호
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• pp.510-518
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• 2010

본 논문에서는 UHF 대역(380~910 MHz)의 간이 무선 및 TRS(Trunked Radio System) 단말기에서 이용 가능한 CFL(Cartesian Feedback Loop) 선형화 칩을 Si 기반의 $0.6\;{\mu}m$ BiCMOS 공정을 이용하여 설계 및 제작한 결과를 보였다. 단말기의 송신 전력을 가변하기 위한 이득 제어 회로를 궤환 경로뿐만 아나라 순방향 경로에도 삽입함으로써 CFL의 안정성을 일정하게 유지하도록 하였으며, 무전기 PTT(Push-To-Talk) 동작에 적합하고 구현이 용이한 S/H(Sample & Hold) 구조를 이용한 DC-offset 제거 기능을 구현하였다. 송신 시험 결과, CQPSK(Compatible QPSK) 신호 인가 시, PEP(Peak Envelope Power) 3 W(34.8 dBm) 출력에서 FCC의 방사 마스크 규격을 만족함을 확인하였으며, Two-tone 인가 시, 30 dB 이상의 3차 IMD 성분 개선을 확인하였다.

• 대한전자공학회논문지TC
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• 제38권12호
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• pp.49-57
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• 2001

이 논문에서는 실리콘 기판 등가 회로 모델과 새로운 모델 파라미터 추출 방법을 보인다. 등가 회로 모델을 해석함으로써 회로 블록 사이의 기판 커플링 특성을 고찰하고, 커플링의 크기를 회로 동작 주파수와 특성 주파수(시스템의 폴과 제로 주파수)를 사용하여 분석함으로써 기판 커플링의 물리적 특성을 정량적으로 해석하였다. 제안된 등가회로 모델과 모델 파라미터 추출 방법의 정확성과 타당성을 실험적으로 검증하기 위하여 표준 CMOS 공정을 사용하여 다양한 거리와 기판 저항, 그리고 가드링 구조를 갖는 테스트 패턴을 설계, 제작하고 100 MHz-20 GHz 주파수 영역에서 측정하였다. 그리고 실리콘 기판 등가 회로 모델 을 사용하여 HSPICE를 사용하여 시뮬레이션하고 그 결과를 측정 결과와 비교함으로써 제안된 회로 모델과 파라미터 추출 방법의 정확성을 보였다. 따라서 등가 회로 모델과 파라미터 추출 방법은 정확한 혼성 신호 회로 디자인과 효과적인 시스템의 성능 검증에 유용하게 사용될 수 있다.

• 마이크로전자및패키징학회지
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• 제27권1호
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• pp.17-24
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• 2020

As an interconnect scaling faces a technical bottleneck, the device stacking technologies have been developed for miniaturization, low cost and high performance. To manufacture a stacked device structure, a vertical interconnect becomes a key process to enable signal and power integrities. Most bonding materials used in stacked structures are currently solder or Cu pillar with Sn cap, but copper is emerging as the most important bonding material due to fine-pitch patternability and high electrical performance. Copper bonding has advantages such as CMOS compatible process, high electrical and thermal conductivities, and excellent mechanical integrity, but it has major disadvantages of high bonding temperature, quick oxidation, and planarization requirement. There are many copper bonding processes such as dielectric bonding, copper direct bonding, copper-oxide hybrid bonding, copper-polymer hybrid bonding, etc.. As copper bonding evolves, copper-oxide hybrid bonding is considered as the most promising bonding process for vertically stacked device structure. This paper reviews current research trends of copper bonding focusing on the key process of Cu-SiO₂ hybrid bonding.