• 한국정보통신학회논문지
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• 제16권3호
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• pp.579-584
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• 2012

본 연구에서는 이중게이트(Double Gate; DG) MOSFET에서 발생하는 단채널효과 중 하나인 드레인유기장벽 감소(Drain Induced Barrier Lowering; DIBL)에 대하여 분석하고자 한다. 드레인유도장벽감소 현상은 채널의 길이가 짧아질 때 드레인 전압이 소스측 전위장벽에 영향을 미쳐 장벽의 높이를 감소시키는 현상으로써 단채널에서 발생하는 매우 중요한 효과이다. 본 연구에서는 DIBL을 해석하기 위하여 이미 발표된 논문에서 타당성이 입증된 포아송 방정식의 해석학적 전위분포를 이용할 것이다. 이 모델은 특히 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였으며 소자 파라미터인 채널두께, 산화막두께, 도핑농도 등에 대하여 드레인유도장벽감소의 변화를 관찰하고자 한다.

• 전자공학회논문지D
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• 제35D권12호
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• pp.68-74
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• 1998

본 논문에서는 electron cyclotron resonance (ECR) N₂O-플라즈마 산화막을 게이트 산화막으로 사용한 다결정 실리콘 박막 트랜지스터 (TFT)의 성능과 단채널 특성에 대하여 연구하였다. ECR NE₂O-플라즈마 게이트 산화막을 사용한 소자는 열산화막을 이용한 경우에 비해 우수한 성능과 억제된 단채널 효과를 나타낸다. 얇은 ECR N2O-플라즈마 산화막을 사용하여 n채널 TFT의 경우 3 ㎛, p채널 TFT의 경우 1㎛ 게이트 길이까지 문턱 전압 감소가 없는 소자를 얻었다. 이러한 특성 향상은 부드러운 계면, passivation 효과, 그리고 계면과 박막 내부에 존재하는 강한 Si ≡ N 결합 등에 기인한다.

• EDISON SW 활용 경진대회 논문집
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• 제4회(2015년)
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• pp.357-364
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• 2015

In this work, we investigate the quantum effects exhibited from ultra-thin GAA(gate-all-around) Nanowire FETs for Sub 14nm Technology. We face designing challenges particularly short channel effects (SCE). However traditional MOSFET SCE models become invalid due to unexpected quantum effects. In this paper, we investigated various performance factors of the GAA Nanowire FET structure, which is promising future device. We observe a variety of quantum effects that are not seen when large scale. Such are source drain tunneling due to short channel lengths, drastic threshold voltage increase caused by quantum confinement for small channel area, leakage current through thin gate oxide by tunneling, induced source barrier lowering by fringing field from drain enhanced by high k dielectric, and lastly the I-V characteristic dependence on channel materials and transport orientations owing to quantum confinement and valley splitting. Understanding these quantum phenomena will guide to reducing SCEs for future sub 14nm devices.

• 대한전자공학회논문지SD
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• 제41권8호
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• pp.17-24
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• 2004

Density-gradient 방법을 이용하여 게이트의 양자효과가 double-gate MOSFET의 단채널 효과에 미치는 영향을 2차원으로 분석하였다. 게이트와 sidewall 산화막 경계면에서 발생하는 2차원 양자공핍 현상에 의하여 게이트 코너에 큰 전하 다이폴이 형성되며 subthreshold 영역에서 다이폴의 크기가 증가하고 classical 결과에 비하여 전자 농도와 전압 분포가 매우 다름을 알 수 있었다. Evanescent-nude분석을 통하여 게이트의 양자효과가 소자의 단채널 효과를 증가시키며 이는 기판에서의 양자효과에 의한 영향보다 크다는 것을 확인하였다. 양자효과에 의하여 게이트 코너에 형성되는 전하 다이폴이 단채널 효과를 증가시키는 원인임을 밝혔다.

• 한국정보통신학회논문지
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• 제16권7호
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• pp.1463-1469
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• 2012

본 연구에서는 문턱전압이하 영역에서 이중게이트 MOSFET에서 스켈링 이론이 단채널효과에 미치는 영향을 관찰하였다. 기존 MOSFET의 경우 출력특성을 일정하게 유지하기 위하여 스켈링 이론을 적용하여 전류 및 스위칭 주파수를 해석하였다. 이중게이트 MOSFET에서 단채널효과에 대한 스켈링 이론의 적용 결과를 분석하기 위하여 문턱전압, 드레인유기장벽감소 및 문턱전압이하 스윙 등을 스켈링 인자에 따라 관찰하였다. 이를 위하여 이미 검증된 포아송방정식의 해석학적 전위분포를 이용하였다. 분석결과 단채널효과 중 문턱전압이 스켈링 인자에 가장 큰 영향을 받는다는 것을 관찰하였다. 특히 채널길이에 스켈링 이론을 적용할 때 가중치를 이용한 변형된 스켈링 이론을 적용함으로써 이중게이트 MOSFET에 가장 타당한 스켈링 이론에 대하여 설명하였다.

• Journal of information and communication convergence engineering
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• 제8권4호
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• pp.449-452
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• 2010

We have analyzed channel doping and dimensions(channel length, width and thickness) for the optimum subthreshold characteristics of DG(Double Gate) MOSFET based on the model of MicroTec 4.0. Since the DGMOSFET is the candidate device to shrink short channel effects, the determination of design rule for DGMOSFET is very important to develop sub-100nm devices for high speed and low power consumption. As device size scaled down, the controllability of dimensions and oxide thickness is very low. We have analyzed the short channel effects for the variation of channel dimensions, and found the design conditions of DGMOSFET having the optimum subthreshold characteristics for digital applications.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권6호
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• pp.585-593
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• 2015

In the nanoscale regime, many multigate devices are explored to reduce their size further and to enhance their performance. In this paper, design of a novel device called, Triple Material Surrounding Gate Tunnel Field effect transistor (TMSGTFET) has been developed and proposed. The advantages of surrounding gate and tunnel FET are combined to form a new structure. The gate material surrounding the device is replaced by three gate materials of different work functions in order to curb the short channel effects. A 2-D analytical modeling of the surface potential, lateral electric field, vertical electric field and drain current of the device is done, and the results are discussed. A step up potential profile is obtained which screens the drain potential, thus reducing the drain control over the channel. This results in appreciable diminishing of short channel effects and hot carrier effects. The proposed model also shows improved ON current. The excellent device characteristics predicted by the model are validated using TCAD simulation, thus ensuring the accuracy of our model.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권1호
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• pp.40-50
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• 2011

A two-dimensional (2D) analytical model for the potential distribution and threshold voltage of short-channel ion-implanted GaAs MESFETs operating in the sub-threshold regime has been presented. A double-integrable Gaussian-like function has been assumed as the doping distribution profile in the vertical direction of the channel. The Schottky gate has been assumed to be semi-transparent through which optical radiation is coupled into the device. The 2D potential distribution in the channel of the short-channel device has been obtained by solving the 2D Poisson's equation by using suitable boundary conditions. The effects of excess carrier generation due to the incident optical radiation in channel region have been included in the Poisson's equation to study the optical effects on the device. The potential function has been utilized to model the threshold voltage of the device under dark and illuminated conditions. The proposed model has been verified by comparing the theoretically predicted results with simulated data obtained by using the commercially available $ATLAS^{TM}$ 2D device simulator.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.888-891
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• 2011

본 연구에서는 이중게이트(Double Gate; DG) MOSFET에서 발생하는 단채널효과 중 하나인 드레인유기장벽 감소(Drain Induced Barrier Lowering; DIBL)에 대하여 분석하고자 한다. 드레인 유기장벽감소 현상은 채널의 길이가 짧아질 때 드레인 전압이 소스쪽 장벽에 영향을 미쳐 장벽의 높이를 감소시키는 현상으로써 단채널에서 발생하는 매우 중요한 효과이다. 본 연구에서는 DIBL을 해석하기 위하여 이미 발표된 논문에서 타당성이 입증된 포아송방정식의 해석학적 전위분포를 이용할 것이다. 이 모델은 특히 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였으며 소자 파라미터인 채널두께, 산화막두께, 도핑강도 등에 대하여 드레인 유기장벽감소의 변화를 관찰하고자 한다.

• 대한전자공학회논문지
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• 제27권1호
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• pp.74-80
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• 1990

The transconductance of short channel LDD MOSFETs in the saturation region (high Vd)has shown different characteristics from that of conventional device. The transconductance in saturation regime of short channel LDD MOSFETs is reduced from maximum value at higher gate voltage. This decline is analyzed as the velocity saturation effects of carrier at LDD region but accurate analytical expressions for the drain current Idsat and the transconductance Gmsat in the saturation regime are still not in existence. Recently the drain current dependence of parasitic source resistance Rs has been modeled from the velocity saturation of carriers in LDD region. In this study, we approximate that Rmsat that Rs is linearly dependent on the applied gate voltage. Analytical expressions for Idsat and Gmsat obtained from this approximation show the same general behavior as experimental results of short channel LDD NMOSFETs.