• 전기의세계
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• 제28권1호
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• pp.43-52
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• 1979

Recently, interest in multivalued(MV) logic system has been increased, despites the apparent difficulties for practical application. This is because of the many advantages of the MV compared with the 2-valued logic systems, such as; (a) higher speed of arithmetical operation on account of the smaller number of digits required for a given data, (b) better utilization of data transmission channels on account of the higher information contents per line, (c) potentially higher density of information storage. This paper describes a MV switching theory and experimental MV logic elements based on current-mode logic technique. These elements tried were a 3-stable pulse generator, a ternary AND, a ternary OR, a MT circuit and a ternary inverter. Tristable flops which are indispensable for constituting a ternary shift register are synthesized using these gates. A BCD to TCD decoder, and vice versa, are proposed by using a ternary inverter and some binary gates. Thus, the feasibility of a large scale MV digital system has been demonstrate.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2001년도 추계학술발표논문집 (상)
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• pp.711-714
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• 2001

본 논문에서는 파이프라인 구조를 이용하여 고성능 1 차원 이산 웨이블렛 변환 필터를 설계하였다. 각 레벨에서 입력이 다운샘플링(downsampling, decimation)되므로 각 레벨의 하드웨어를 폴딩(folding) 기법을 이용하여 곱셈기와 덧셈기를 공유함으로써 복잡도를 개선하였다. 즉, 제안한 구조에서는 레벨 2 와 레벨 3 에서 폴딩된 구조의 C.S.R(Circular Shift Register)곱셈기와 덧셈기를 사용함으로써 하드웨어 효율(hardware utilization)을 각 레벨에서 100%로 높일 수 있다. 또한, 홀수와 짝수의 샘플을 병렬로 입력함으로써 단일 입력의 시스템과 비교할 때, 동일 시간에 병렬화 만큼의 이득을 얻을 수 있었고, 필터 계수는 미러 필터(mirror filter)의 특성을 이용하여 쳐대한 고역 필터(high pass filter)와 저역 필터(low pass filter)의 계수들을 공유함으로써 곱셈기와 덧셈기의 수를 반으로 줄였다. 그리고 임계 경로(critical path)를 줄이기 위한 파이프라인 레지스터를 삽입하여 고성능 시스템을 구현하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 봄 학술발표논문집 Vol.30 No.1 (A)
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• pp.275-277
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• 2003

본 논문에서는 GF(2$^{m}$ )상에서 비트 직렬 Linear Feedback Shift Register (LFSR) 구조와 비트 병렬 셀룰라 오토마타(Cellular Automata, CA)구조를 혼합한 새로운 하이브리드(Hybrid) 형식의 A$B^2$곱셈기를 제안한다. 본 논문에서 제안한 곱셈기는 제곱연산을 위해 구조적으로 가장 간단한 비트 직렬 구조를 이용하고, 곱셈연산을 위해 시간 지연이 적은 비트 병렬 구조를 이용한다. 제안된 구조는 LFSR의 구조적인 특징과 Periodic Boundary CA (PBCA)의 특성, 그리고 All One Polynomial (AOP)의 특성을 조화시킴으로써 기존의 구조에 비하여 정규성을 높이고 지연 시간을 줄일 수 있는 구조이다. 제안된 곱셈기는 공개키 암호화의 핵심이 되는 지수기의 구현을 위한 효율적인 기본구조로 사용될 것으로 기대된다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2001년도 춘계학술발표논문집 (상)
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• pp.371-374
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• 2001

본 논문에서는 셀룰라 오토마타(Cellular Automata : CA)를 이용한 다항식 모듈라 멱승 알고리즘을 제안한다. 또한 이를 이용하여 공개키 암호 알고리즘인 EiGamal 알고리즘을 구현한다. 기존의 모듈라 멱승 알고리즘은 대부분 선형 귀환 시프트 레지스트(Linear Feedback Shift Register : LFSR)를 이용하여 구현하였다. 그러나 LFSR을 이용한 구조는 기저가 자주 변경되는 연산에 대하여 구현하기에 곤란한 단점을 가지고 있다. 본 논문에서 제안된 알고리즘은 CA의 병렬성과 높은 적응성을 이용함으로써 기저가 자주 변경되는 멱승 연산 알고리즘에 쉽게 적용할 수 있는 장점이 있다.

• 한국철도학회:학술대회논문집
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• 한국철도학회 1998년도 추계학술대회 논문집
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• pp.270-279
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• 1998

This paper presents the design of self-checking comparator using the time diversity and the application to 8 bit CPU for the implementation of fault tolerant computer system. this self-checking comparator was designed with the different time Points in which temporary faults were raised by electrical noise between duplicated functional blocks. also this self-checking comparator was simulated in the method of the fault injection using 4 bit shift register counter. we designed the duplicated Emotional block and the self-checking comparator in the single chip using the Altera EPLD and could verify the reliability and the fault detection coverage through the modeling of temporary faults ,especially intermittent faults. at the results of this research, the reliability and the fault detection coverage were implemented through the self-checking comparator using the time diversity.

• 한국원자력학회:학술대회논문집
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• 한국원자력학회 1996년도 추계학술발표회논문집(2)
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• pp.769-774
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• 1996

DUPIC 공정은 재처리공정과는 달리 공정의 전ㆍ후를 통하여 사용후핵연료의 양이 변하지 않기 때문에 시설이 원활히 운전되기 위해서는 사용후핵연료가 결손 또는 전용되지 않았음을 증명할 수 있어야 한다. 따라서, 핵투명성(nuclear transparency)을 보장할 수 있는 DUPIC 핵연료 보장조치용 비파괴측정 장치의 개발이 요구되었으며 $^3$He tube, 폴리에칠렌(CH$_2$)감속재, 텅스텐 차폐체 그리고 PSR(portable shift register) 등으로 구성된 측정 시스템을 제작하였다. 본 장치를 사용하여 사용후핵연료에서 검출되는 중성자중에서, $^{244}$ Cm의 자발핵분열중성자 수를 분석할 수 있으며 이를 이용하여 사용후핵연료를 계량관리 할 수 있다. 현재 측정시스템에 대한 성능시험등을 수행하고 있는 중이며 향후 DUPIC 연구용 고준위방사성물질취급시설(hot-cell)에 설치할 예정이다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제13권9호
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• pp.4645-4664
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• 2019

It is significant to construct deterministic measurement matrices with easy hardware implementation, good sensing performance and good cryptographic property for practical compressed sensing (CS) applications. In this paper, a deterministic construction method of bipolar chaotic measurement matrices is presented based on binary sequence family (BSF) and Chebyshev chaotic sequence. The column vectors of these matrices are the sequences of BSF, where 1 is substituted with -1 and 0 is with 1. The proposed matrices, which exploit the pseudo-randomness of Chebyshev sequence, are sensitive to the initial state. The performance of proposed matrices is analyzed from the perspective of coherence. Theoretical analysis and simulation experiments show that the proposed matrices have limited influence on the recovery accuracy in different initial states and they outperform their Gaussian and Bernoulli counterparts in recovery accuracy. The proposed matrices can make the hardware implement easy by means of linear feedback shift register (LFSR) structures and numeric converter, which is conducive to practical CS.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2009년도 춘계학술발표대회
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• pp.1474-1477
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• 2009

본 논문에서는 ASR(Arithmetic Shift Register)과 SHA-2로 구성된 32비트 출력의 새로운 스트림 암호 ASC를 제안한다. ASC는 소프트웨어 및 하드웨어 구현이 쉽게 디자인된 스트림 암호 알고리즘이다. 특히 계산능력이 제한된 무선 통신장비에서 빠르게 수행할 수 있도록 개발되었다. ASC는 다양한 길이(8-32바이트)의 키를 지원하고 있으며, 워드 단위로 연산을 수행한다. ASC는 매우 간결한 구조를 가지고 있으며 선형 궤환 순서기(Linear Feedback Sequencer)로 ASR을 적용하였고, 비선형 순서기(Nonlinear sequencer)로 SHA-2를 적용하여 크게 두 부분으로 구성되어 있는 결합 함수(combining function) 스트림 암호이다. 그리고 8비트, 16비트, 32비트 프로세스에서 쉽게 구현이 가능하다. 제안한 스트림 암호 ASC는 최근에 표준 블록 암호로 제정된 AES, ARIA, SEED등의 블록 암호보다는 6-13배 빠른 결과를 보여주고 있으며, 안전성 또한 현대 암호 알고리즘이 필요로 하는 안전성을 만족하고 있다.

• International journal of advanced smart convergence
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• 제13권2호
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• pp.35-43
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• 2024

In this paper, we propose two 127-bit LFSR (Linear Feedback Shift Register)-based OTP (One-Time Password) generators. One is a 9-digit decimal OTP generator with thirty taps, while the other is a 12-digit OTP generator with forty taps. The 9-digit OTP generator includes only the positions of Fibonacci numbers to enhance randomness, whereas the 12-digit OTP generator includes the positions of prime numbers and odd numbers. Both proposed OTP generators are implemented on an Arduino module, and randomness evaluations indicate that the generators perform well across six criteria and are straightforward to implement with Arduino.

• 한국통신학회논문지
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• 제28권7A호
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• pp.547-556
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• 2003

본 논문에서는 저 면적 타원곡선 암호프로세서를 위한 GF(2$^{m}$ )상의 새로운 산술 연산기를 제안한다. 제안된 연산기는 바이너리 확장 최대공약수 알고리즘과 MSB(Most Significant Bit) 우선 곱셈 알고리즘으로부터 하드웨어 공유를 통하여 LFSR(Linear Feed Back Shft Register)구조로 설계되었으며, 나눗셈 및 곱셈 모두를 수행 할 수 있다. 즉 나눗셈 모드에서 2m-1 클락 사이클 지연 후 나눗셈의 결과를 출력하며, 곱셈 모드에서 m 클락 사이클 지연 후 곱셈 결과를 각각 출력한다. 본 논문에서 제안된 연산기를 기존의 나눗셈기들과 비교 분석한 결과 적은 트랜지스터의 사용으로 계산 지연시간을 감소 시켰다. 또한 제안된 연산기는 기약다항식의 선택에 어떠한 제약도 두지 않을 뿐 아니라 매우 규칙적이고 묘듈화 하기 쉽기 때문에 필드 크기 m 에 대하여 높은 확장성 및 유연성을 제공한다 따라서, 본 연구에서 제안된 산술 연산기는 타원곡선 암호프로세서의 나눗셈 및 곱셈 연산기로 사용될 수 있다. 특히 스마트 카드나 무선통신기기와 같은 저 면적을 요구하는 응용들에 매우 적합하다.