• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2013년도 춘계학술대회 논문집
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• pp.657-658
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• 2013

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1988년도 한국자동제어학술회의논문집(국내학술편); 한국전력공사연수원, 서울; 21-22 Oct. 1988
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• pp.401-406
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• 1988

Various types and huge volume of information such as process instructions, work-in process and parametric data are created in a wafer fabrication process and should be provided to personnels inside or outside the facility. This article describes design criteria and functional description on the information system for small-scale wafer fabrication process to accomplish paperless fab and to support efficient fab management.

• 한국CDE학회논문집
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• 제19권3호
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• pp.236-244
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• 2014

Presented in the paper is a reservation based dispatching rule to achieve the on-time delivery in system LSI (large scale integrated circuit) semiconductor fabrication (FAB) with urgent orders. Using the proposed reservation based dispatching rule, urgent lots can be processed without waiting in a queue. It is possible to achieve the on-time delivery of urgent orders by reserving a proper tool for the next step in advance while urgent lots are being processed at the previous step. It can cause, however, tardiness of normal lots, because the proposed rule assign urgent lots first. To solve this problem, the proposed rule tries to find the best tool for the reservation in the tool group, which can minimize idle time, and the reservation rule is applied at all tools except for photolithography tools (bottleneck). $MOZART^{(R)}$ which is developed by VMS solutions are used for simulation experiments. The experimentation results show that the reservation based dispatching rule can achieve the on-time delivery of normal lots as well as urgent lots.

• 센서학회지
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• 제31권6호
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• pp.361-365
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• 2022

Advanced packaging demands are driven by the need for dense integration systems. Consequently, stacked packaging technology has been proposed instead of reducing the ultra-fine patterns to secure economic feasibility. This study proposed an effective packaging process technology for semiconductor devices using a 9-inch dicing die attach film (DDAF), wherein the die attach and dicing films were combined. The process involved three steps: tape lamination, dicing, and bonding. Following the grinding of a silicon wafer, the tape lamination process was conducted, and the DDAF was arranged. Subsequently, a silicon wafer attached to the DDAF was separated into dies employing a blade dicing process with a two-step cut. Thereafter, one separated die was bonded with the other die as a substrate at 130 ℃ for 2 s under a pressure of 2 kgf and the chip was hardened at 120 ℃ for 30 min under a pressure of 10 kPa to remove air bubbles within the DAF. Finally, a curing process was conducted at 175 ℃ for 2 h at atmospheric pressure. Upon completing the manufacturing processes, external inspections, cross-sectional analyses, and thermal stability evaluations were conducted to confirm the optimality of the proposed technology for application of the DDAF. In particular, the shear strength test was evaluated to obtain an average of 9,905 Pa from 17 samples. Consequently, a 3D integration packaging process using DDAF is expected to be utilized as an advanced packaging technology with high reliability.

• 한국경영과학회:학술대회논문집
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• 대한산업공학회/한국경영과학회 2006년도 춘계공동학술대회 논문집
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• pp.1765-1770
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• 2006

본 논문에서는 반도체 fab 라인의 물류 설비를 event graph로 모델링 하는 방법론을 제안하고 있다. 최근 반도체 fab 라인 같은 대표적인 자본 집약적 제조라인에서는 운영단계에서 투입 계획, PM schedule 및 operation rule 등을 변화시켜 가며 평가 및 검증해 볼 수 있는 what-if simulation을 위한 line simulator의 필요성이 점점 높아지고 있다. 그러나 상용 simulator는 각 제조라인의 특성에 맞게 customization하는데 많은 시간과 비용이 소요될 뿐만 아니라 특성을 반영하는데 한계가 있다. 따라서 이러한 line simulator를 개발할 때 근간이 되는 설비의 simulation model이 필요하다. 이 때 설비들은 생산(processing) 및 물류(handling) 설비로 나눌 수 있는데, 본 논문에서는 반도체 fab 라인의 물류 설비 모델링 방법을 제시하고 실제 물류 설비를 모델링 해 봄으로써 그 효용성을 알아본다.

• 지능정보연구
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• 제9권1호
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• pp.157-177
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• 2003

본 논문은 반도체 FAB공정의 수율개선 및 예측을 위해 데이터마이닝 기법을 적용한 사례를 소개한다. FAB 공정의 복잡성과 생산현장에서 수집되는 방대한 기술데이터로 인해 기존의 통계적 방법이나 엔지니어의 경험적 분석 방법만으로는 미처 파악하지 못하는 수율 저하 요인이 상당 수 존재한다. 본 논문은 먼저, FAB공정을 마친 웨이퍼에 불량 칩(chip)이 지리적으로 특정 위치에 집중적으로 발생하는 현상을 육안검사 대신 군집분석을 이용하여 데이터로부터 자동 판별할 수 있는 방법을 제안한다. 다음으로 연속패턴분석, 분류분석, RBF(Radial Base Function) 기법을 적용하여 수율 저하의 원인이 되는 문제 장비나 문제 파라미터를 신속, 정확하게 파악할 수 있도록 해 줄 뿐만 아니라 공정 진행 중인 제품의 미래 수율을 예측할 수 있도록 지원하는 방법을 제안한다. 또한 위 기법들을 반도체 FAB공정을 대상으로 국내 모 반도체 회사에서 정보시스템으로 구현한 Y2R-PLUS (Yield Rapid Ramp-up, Prediction, analysis ＆ Up Support) 시스템을 소개한다.

• 한국시뮬레이션학회논문지
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• 제11권3호
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• pp.59-65
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• 2002

Semiconductor wafer fabrication is a business of high capital investment and fast changing nature. To be competitive, the production in a fab needs to be effectively planned and scheduled starting from the ramping up phase, so that the business goals such as on-time delivery, high output volume and effective use of capital intensive equipment can be achieved. Project executed that use conveyor in bay semiconductor A line. But conveyor capability is lacking and rundown happened in equipment. Do design without normal simulation and conveyor system failed. The comparison is peformed through simulation using .AutoMod a window 98 based discrete system simulation software, as a tool for comparing performance of proposed layouts. In this research estimate optimum conveyor capability, there is the purpose.

• 한국산학기술학회논문지
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• 제10권5호
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• pp.1074-1081
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• 2009

반도체 공정시스템의 레이아웃은 대규모 자본 투자의 필요성과 제조 공정의 복잡성의 증가와 함께 그 중요성이 점점 증가하고 있다. 오늘날 대부분의 반도체 공정시스템은 같은 유형의 장비가 동일한 bay에 배치되는 bay 타입의 레이아웃 형태를 취하고 있다. Bay 타입 레이아웃은 유연성의 장점을 가지고 있지만 물류 흐름의 제어 측면에서는 많은 단점을 가지고 있다. 본 논문에서는 이러한 bay 타입 레이아웃의 단점을 보완하고자 bay 타입의 유연성은 유지하되 conter spine이 없고 bay를 통합한 형태의 새로운 반도체 레이아웃 개념인 room 타입에 대해서 비교, 연구한다. 이를 위하여 본 논문에서는 새로운 room 타입 레이아웃의 형태를 제시하고 이를 기존의 레이아웃과 반송필요 횟수와 시간, foot-print, 경유 stocker, 그리고 물류흐름 시간 등의 성과척도를 비교하여 room 타입 레이아웃의 우수성을 보인다.

• 대한산업공학회지
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• 제41권3호
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• pp.275-286
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• 2015

In this paper, we propose a practical method for setting up a daily production plan which can operate semiconductor fabrication factories more stably and linearly by determining work in process (WIP) targets and movement targets. We first adjust cycle times of the operations to satisfy the monthly production plan. Second, work in process (WIP) targets are determined to control the production progress of operations: earliness and tardiness. Third, movement targets are determined to reduce cumulated differences between WIP targets and actual WIPs. Finally, the determined movement targets are modified through a simulation model which considers capacities of the equipments and allocations of the WIPs in the fab. The proposed daily production planning method can be easily adapted to the memory semiconductor fabs because the method is very simple and has straightforward logics. Although the proposed method is simple and straightforward, the power of the method is very strong. Results from the shop floor in past few periods showed that the proposed methodology gives a good performance with respect to the productivity, workload balance, and machine utilization. We can expect that the proposed daily production planning method will be used as a useful tool for operating semiconductor fabrication factories more efficiently and effectively.

• 한국시뮬레이션학회논문지
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• 제28권4호
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• pp.11-20
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• 2019

본 논문에서는 반도체 FAB에서의 OHT의 제어기를 검증하는 HIL(Hardware-In-the-Loop) 시뮬레이션 방법론을 제안한다. 반도체 FAB의 OHT 네트워크에는 수많은 OHT들이 동시에 운영될 수 있으므로 OHT 제어기에 대한 완벽한 검증은 물류 설비 안정성을 보장하는 데 매우 중요하다. 제어기는 정상적인 상황에 대해서 뿐 아니라 예측하기 힘든 비정상적인 상황에 대해서도 고려하여 설계되어야 한다. 따라서 본 연구에서는 제어기의 검증을 위해 비정상 상황을 생성할 수 있는 레일 네트워크와 OHT를 포함한 가상 환경을 사용하는 HIL 시뮬레이션 방법론을 제안한다. 제안되는 HIL 시뮬레이션 방법은 구현되었고, 다양한 예제를 통해 테스트 되었다.