• 센서학회지
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• 제11권5호
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• pp.309-318
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• 2002

수평 전기로에서 $CdIn_2S_4$ 다결정을 합성하여 HWE(Hot Wall Epitaxy)방법으로 $CdIn_2S_4$ 단결정 박막을 반절연성 GaAs (100)기판에 성장시켰다. $CdIn_2S_4$ 단결정 박막의 성장 조건은 증발원의 온도 $630^{\circ}C$, 기판의 온도 $420^{\circ}C$였고 성장 속도는 $0.5\;{\mu}m/hr$였다. $CdIn_2S_4$ 단결정 박막의 결정성의 조사에서 10 K에서 광발광(photoluminescence) 스펙트럼이 463.9 nm (2.6726 eV)에서 exciton emission 스펙트럼이 가장 강하게 나타났으며, 또한 이중 결정 X-선 요동 곡선(DCRC)의 반폭치(FWHM)도 127 arcsec로 가장 작아 최적 성장 조건임을 알 수 있었다. Hall 효과는 van der Pauw 방법에 의해 측정되었으며, 온도에 의존하는 운반자 농도와 이동도는 293K에서 각각 $9.01{\times}10^{16}/cm^3$, $219\;cm^2/V{\cdot}s$였다. $CdIn_2S_4$/SI(Semi-Insulated) GaAs(100) 단결정 박막의 광흡수와 광전류 spectra를 293K에서 10K까지 측정하였다. 광흡수 스펙트럼으로부터 band gap $E_g(T)$는 Varshni 공식에 따라 계산한 결과 $2.7116eV-(7.74{\times}10^{-4}eV/K)T^2$/(T+434K)이었으며 광전류 스펙트럼으로부터 Hamilton matrix(Hopfield quasicubic mode)법으로 계산한 결과 crystal field splitting ${\Delta}cr$값이 0.1291 eV이며 spin-orbit ${\Delta}so$값은 0.0248 eV임을 확인하였다. 10K일 때 광전류 봉우리들은 n = 1일때 $A_1$-, $B_1$-와 $C_1$-exciton 봉우리임을 알았다.

• 한국결정성장학회지
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• 제18권5호
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• pp.217-224
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• 2008

수평 전기로에서 $ZnIn_2Se_4$ 단결정을 합성하여 HWE(Hot Wall Epitaxy)방법으로 $ZnIn_2Se_4$ 단결정 박막을 반절연성 GaAs(100) 기판에 성장시켰다. $ZnIn_2Se_4$ 단결정 박막의 성장 조건을 증발원의 온도 $630^{\circ}C$, 기판의 온도 $400^{\circ}C$였고 성장 속도는 0.5 $\mu m/hr$였다. $ZnIn_2Se_4$ 단결정 박막의 결정성의 조사에서 10K에서 광발광(photoluminescence) 스펙트럼이 682.7nm ($1.816{\underline{1}}eV$)에서 exciton emission 스펙트럼이 가장 강하게 나타났으며, 또한 이중결정 X-선 요통곡선(DCRC)의 반폭치(FWHM)도 128 arcsec로 가장 작아 최적 성장 조건임을 알 수 있었다. Hall 효과는 van der Pauw 방법에 의해 측정되었으며, 온도에 의존하는 운반자 농노와 이동도는 293 K에서 각각 $9.41\times10^{16}/cm^{-3}$, $292cm^2/V{\cdot}s$였다. $ZnIn_2Se_4$/SI(Semi-Insulated) GaAs(100) 단결정 박막의 광흡수와 광전류 spectra를 293 K에서 10K까지 측정하였다. 광흡수 스펙트럼으로부터 band gap $E_g(T)$는 varshni공식에 따라 계산한 결과 $E_g(T)=1.8622\;eV-(5.23\times10^{-4}eV/K)T^2/(T+775.5K)$ 이었으며 광전류 스펙트럼으로부터 Hamilton matrix(Hopfield quasicubic mode)법으로 계산한 결과 crystal field splitting energy ${\Delta}cr$값이 182.7meV이며 spin-orbit energy ${\Delta} so$값은 42.6meV임을 확인하였다. 10 K일 때 광전류 봉우리들은 n= 1, 27일때 $A_{1}-$, $B_{1}-$와 $C_{27}-exciton$ 봉우리임을 알았다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.344-344
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• 2014

Transparent amorphous oxide semiconductors such as a In-Ga-Zn-O (a-IGZO) have advantages for large area electronic devices; e.g., uniform deposition at a large area, optical transparency, a smooth surface, and large electron mobility >10 cm2/Vs, which is more than an order of magnitude larger than that of hydrogen amorphous silicon (a-Si;H).1) Thin film transistors (TFTs) that employ amorphous oxide semiconductors such as ZnO, In-Ga-Zn-O, or Hf-In-Zn-O (HIZO) are currently subject of intensive study owing to their high potential for application in flat panel displays. The device fabrication process involves a series of thin film deposition and photolithographic patterning steps. In order to minimize contamination, the substrates usually undergo a cleaning procedure using deionized water, before and after the growth of thin films by sputtering methods. The devices structure were fabricated top-contact gate TFTs using the a-IGZO films on the plastic substrates. The channel width and length were 80 and 20 um, respectively. The source and drain electrode regions were defined by photolithography and wet etching process. The electrodes consisting of Ti(15 nm)/Al(120 nm)/Ti(15nm) trilayers were deposited by direct current sputtering. The 30 nm thickness active IGZO layer deposited by rf magnetron sputtering at room temperature. The deposition condition is as follows: a rf power 200 W, a pressure of 5 mtorr, 10% of oxygen [O2/(O2+Ar)=0.1], and room temperature. A 9-nm-thick Al2O3 layer was formed as a first, third gate insulator by ALD deposition. A 290-nm-thick SS6908 organic dielectrics formed as second gate insulator by spin-coating. The schematic structure of the IGZO TFT is top gate contact geometry device structure for typical TFTs fabricated in this study. Drain current (IDS) versus drain-source voltage (VDS) output characteristics curve of a IGZO TFTs fabricated using the 3-layer gate insulator on a plastic substrate and log(IDS)-gate voltage (VG) characteristics for typical IGZO TFTs. The TFTs device has a channel width (W) of $80{\mu}m$ and a channel length (L) of $20{\mu}m$. The IDS-VDS curves showed well-defined transistor characteristics with saturation effects at VG>-10 V and VDS>-20 V for the inkjet printing IGZO device. The carrier charge mobility was determined to be 15.18 cm^2 V-1s-1 with FET threshold voltage of -3 V and on/off current ratio 10^9.

• 한국결정성장학회지
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• 제24권6호
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• pp.229-236
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• 2014

수평 전기로에서 $MnAl_2S_4$ 다결정을 합성하여 HWE(Hot Wall Epitaxy)방법으로 $MnAl_2S_4$ 단결정 박막을 반절연성 GaAs(100)기판에 성장시켰다. $MnAl_2S_4$ 단결정 박막의 성장 조건은 증발원의 온도 $630^{\circ}C$, 기판의 온도 $410^{\circ}C$였고 성장 속도는 $0.5{\mu}m/hr$였다. 이때 $MnAl_2S_4$ 단결정 박막의 결정성의 조사에서 이중결정 X-선 요동곡선(DCRC)의 반폭치(FWHM)도 132 arcsec로 가장 작아 최적 성장 조건임을 알 수 있었다. $MnAl_2S_4$/SI(Semi-Insulated) GaAs(100) 단결정 박막의 광흡수를 293 K에서 10 K까지 측정하였다. 광흡수 스펙트럼으로부터 band gap $E_g(T)$는 Varshni 공식에 따라 계산한 결과 $E_g(T)=3.7920eV-(5.2729{\times}10^{-4}eV/K)T^2/(T+786K)$였다. $MnAl_2S_4$ 단결정 박막의 응용소자인 photocell로 사용할 수 있는 pc/dc 값이 가장 큰 광전도셀은 S 증기분위기에서 열처리한 셀로 $1.10{\times}10^7$이었으며, 광전도 셀의 감도(sensitivity)도 S 증기분위기에서 열처리한 셀이 0.93로 가장 좋았다. 또한 최대 허용소비전력(MAPD)값도 S 증기분위기에서 열처리한 셀이 316 mW로 가장 좋았으며, S 증기분위기에서 열처리한 셀의 응답시간은 오름시간 14.8 ms, 내림시간 12.1 ms로 가장 빠르게 나타나, $MnAl_2S_4$ 단결정 박막을 S 분위기에서 $290^{\circ}C$로 30분 열처리한 photocell이 상용화가 가능할 것으로 여겨진다.

• 대한전자공학회논문지SD
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• 제45권7호
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• pp.37-43
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• 2008

본 논문에서는 전하 펌프 방법 (Charge Pumping Method, CPM)를 이용하여 서로 다른 질화막 층을 가지는 N-Channel SANOS (Silicon-$Al_2O_3$-Nitride-Oxide-Silicon) Flash Memory Cell 트랜지스터의 트랩 특성을 규명하였다. SANOS Flash Memory에서 계면 및 질화막 트랩의 중요성은 널리 알려져 있지만 소자에 직접 적용 가능하면서 정화하고 용이한 트랩 분석 방법은 미흡하다고 할 수 있다. 기존에 알려진 분석 방법 중 전하 펌프 방법은 측정 및 분석이 간단하면서 트랜지스터에 직접 적용이 가능하여 MOSFET에 널리 사용되어왔으며 최근에는 MONOS/SONOS 구조에도 적용되고 있지만 아직까지는 Silicon 기판과 tunneling oxide와의 계면에 존재하는 트랩 및 tunneling oxide가 얇은 구조에서의 질화막 벌크 트랩 추출 결과만이 보고되어 있다. 이에 본 연구에서는 Trapping Layer (질화막)가 다른 SONOS 트랜지스터에 전하 펌프 방법을 적용하여 Si 기판/Tunneling Oxide 계면 트랩 및 질화막 트랩을 분리하여 평가하였으며 추출된 결과의 정확성 및 유용성을 확인하고자 트랜지스터의 전기적 특성 및 메모리 특성과의 상관 관계를 분석하고 Simulation을 통해 확인하였다. 분석 결과 계면 트랩의 경우 트랩 밀도가 높고 trap의 capture cross section이 큰 소자의 경우 전자이동도, subthreshold slop, leakage current 등의 트랜지스터의 일반적인 특성 열화가 나타났다. 계면 트랩은 특히 Memory 특성 중 Program/Erase (P/E) speed에 영향을 미치는 것으로 나타났는데 이는 계면결함이 많은 소자의 경우 같은 P/E 조건에서 더 많은 전하가 계면결함에 포획됨으로써 trapping layer로의 carrier 이동이 억제되기 때문으로 판단되며 simulation을 통해서도 동일한 결과를 확인하였다. 하지만 data retention의 경우 계면 트랩보다 charge trapping layer인 질화막 트랩 특성에 의해 더 크게 영향을 받는 것으로 나타났다. 이는 P/E cycling 횟수에 따른 data retention 특성 열화 측정 결과에서도 일관되게 확인할 수 있었다.