• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2000년도 영호남학술대회 논문집
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• pp.29-33
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• 2000

This paper describes on the temperature characteristics of a SDB(silicon-wafer direct bonding) SOI(silicon-on-insulator) Hall sensor. Using the buried oxide $SiO_2$ as a dielectrical isolation layer, a SDB SOI Hall sensor without pn junction isolation has been fabricated on the Si/$SiO_2$/Si structure. The Hall voltage and the sensitivity of the implemented SOI Hall sensor show good linearity with respect to the applied magnetic flux density and supplied current. In the temperature range of 25 to $300^{\circ}C$, the shifts of TCO(temperature coefficient of the offset voltage) and TCS(temperature coefficient of the product sensitivity) are less than ${\pm}6.7{\times}10^{-3}/^{\circ}C$ and ${\pm}8.2{\times}10^{-4}/^{\circ}C$, respectively. These results indicate that the SDB SOI structure has potential for the development of a silicon Hall sensor with a high-sensitivity and high-temperature operation.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2000년도 하계학술대회 논문집
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• pp.565-568
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• 2000

This paper describes on the temperature characteristics of a SDB(silicon-wafer direct bonding) SOI(silicon-on-insulator) Hall sensor. Using the buried oxide $SiO_2$ as a dielectrical isolation layer, a SDB SOI Hall sensor without pn junction isolation has been fabricated on the Si/$SiO_2$/Si structure. The Hall voltage and the sensitivity of the implemented SOI Hall sensor show good linearity with respect to the applied magnetic flux density and supplied current. In the temperature range of 25 to $300^{\circ}C$, the shifts of TCO(temperature coefficient of the offset voltage) and TCS(temperature coefficient of the product sensitivity) are less than $\pm 6.7$$\times$$10^{-3}$/$^{\circ}C$ and $\pm 8.2$$\times$$10^{-4}$/$^{\circ}C$respectively. These results indicate that the SDB SOI structure has potential for the development of a silicon Hall sensor with a high-sensitivity and hip high-temperature operation.

• 한국전기전자재료학회논문지
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• 제13권12호
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• pp.977-982
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• 2000

Conventional transistors which have vertical structure show increased parasitic capacitance characteristics in accordance with the increase of non-active base area and collector area. These consequently have disadvantage for high speed switching performance. In this paper, a lateral structure transistor which has minimized parasitic capacitance by using SDB(Silicon Direct Bonding) wafer and oxide sidewall isolation utilizing silicon trench technology is presented. Its structural characteristics are designed by ATHENA(SUPREM4), the process simulator from SILVACO International, and its performance is proven by ATLAS, the device simulator from SILVACO International. The performance of the proposed lateral structure transistor is certified through the V$\_$CE/-I$\_$C/ characteristics curve, h$\_$FE/-I$\_$C/ characteristics, and GP-plot. Cutoff Frequency is 13.7㎓.

• 센서학회지
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• 제1권2호
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• pp.131-145
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• 1992

본 논문은 SOI트랜스듀서 및 회로를 위해, Si 직접접합과 M-C국부연마법에 의한 박막SOI구조의 형성 공정을 기술한다. 또한, 이러한 박막SOI의 전기적 및 압저항효과 특성들을 SOI MOSFET와 cantilever빔으로 각각 조사했으며, bulk Si에 상당한다는 것이 확인되었다. 한편, SOI구조를 이용한 두 종류의 압력트랜스듀서를 제작 및 평가했다. SOI구조의 절연층을 압저항의 유전체분리층으로 이용한 압력트랜스듀서의 경우, $-20^{\circ}C$에서 $350^{\circ}C$의 온도범위에 있어서 감도 및 offset전압의 변화는 자각 -0.2% 및 +0.15%이하였다. 한편, 절연층을 etch-stop막으로 이용한 압력트랜스듀서에 있어서의 감도변화를 ${\pm}2.3%$의 표준편차 이내로 제어할 수 있다. 이러한 결과들로부터 개발된 SDB공정으로 제작된 SOI구조는 집적화마이크로트랜스듀서 및 회로개발에 많은 장점을 제공할 것이다.

• 전자공학회논문지D
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• 제36D권7호
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• pp.26-33
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• 1999

4빔 브릿지형 압저항형 실리콘 가속도 센서에서 빔의 위치가 가속도 센서의 특성에 어떤 영향을 주는지 조사하기 위해서 빔의 위치가 서로 다른 3가지 형태의 가속도 센서를 FEM(finite element method)을 사용하여 해석하고, SDB(silicon direct bonding) 웨이퍼를 사용하여 RIE(reactive ion etching)와 KOH(potassium hydroxide) 애칭 공정으로 제조하였다. 세가지 형태의 가속도 센서에 대한 FEM 해석 경과, 첫 번째 공진 주파수와 Z축 감도는 세구조 모두 같게 나타났으나, 두 번째와 세 번째의 공진 주파수 및 X, Y축의 감도는 다른 것으로 나타났다. 제조된 가속도 센서의 특성을 살펴볼 때, 세 가지 형태의 센서는 비록 첫 번째 공진 주파수와 Z축 감도가 정확하게 일치하지는 않았지만, 첫 번째 공진 주파수는 1.3 ~ 1.7 KHz, Z축 감도는 5 V 인가시 180 ~ 220 lN/G, 타축감도는 1.7 ~ 2 %를 가지는 것으론 나타났다.

• 센서학회지
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• 제6권6호
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• pp.430-436
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• 1997

SDB웨이퍼를 사용한 압저항 형태의 50 G용 가속도 센서를 실리콘 마이크로머시닝을 사용하여 제조하였다. 이 형태의 가속도 센서는 진동하는 사각형의 매스와 4개의 빔으로 구성되어 있다. 이 구조는 RIE를 이용한 건식식각과 KOH 용액을 이용한 습식식각을 이용하여 제조되었다. 정사각형의 보상구조가 매스 가장자리의 언더에칭에 기인하는 변형을 보상하기 위해 사용되었다. 제조된 센서는 인가된 가속도에 대하여 선형적인 출력전압특성을 보여주고 감도는 0에서 10 G까지 약 $88{\mu}V/V{\cdot}g$이었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1995년도 추계학술대회 논문집 학회본부
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• pp.348-351
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• 1995

A modified silicon direct bonding method has been developed alloying an intimate contact between grooved and smooth mirror-polished oxide-free silicon wafers. A regular set of grooves was formed during preparation of heavily doped $p^+$-type grid network by oxide-masking und boron diffusion. Void-free bonded interfaces with filing of the grooves were observed by x-ray diffraction topography, infrared, optical. and scanning electron microscope techniques. The presence of regularly formed grooves in bending plane results in the substantial decrease of dislocation over large areas near the interface. Moreover two strongly misoriented waters could be successfully bonded by new technique. Diodes with bonded a pn-junction yielded a value of the ideality factor n about 1.5 and the uniform distribution of series resistance over the whole area of horded pn-structure. The suitability of the modified technique was confirmed by I - V characteristics of power diodes and reversly switched-on dynistor(RSD) with a working area about $12cm^2$. Both devices demonstrated breakdown voltages close to the calculation values.

• 마이크로전자및패키징학회지
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• 제25권3호
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• pp.55-59
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• 2018

본 연구에서는 Si/$SiO_2$/Si-sub 구조의 SDB (silicon-direct-bonding) 웨어퍼 상에 형성된 다이아프램(diaphragm)에 제조된 전단응력형 압전저항 특성을 분석하였다. 다이아프램은 MEMS (Microelectromechanical System) 기술을 이용해 형성하였다. TMAH 수용액을 이용해 웨이퍼 후면을 식각하여 형성된 다이아프램 구조는 각종 센서제작에 활용할 수 있다. 본 연구에서는 다이아프램 상에 형성시킨 전단응력형 압전저항의 최적의 형상조건을 ANSYS 시뮬레이션을 통하여 찾고 실제 반도체 미세가공기술을 이용해 다이아프램 구조를 형성시키고 이에 붕소(boron)을 주입하여 형성시킨 전단응력형 압전저항의 특성을 시뮬레이션 결과와 비교 분석하였다. 압력감지 다이아프램은 정방형으로 제조되었다. 다이아프램의 모서리의 중심부에서 동일한 압력에 대한 최대 전단응력은 구조물이 정방형일 때 발생한다는 것을 실험으로 확인할 수 있었다. 따라서 압전저항은 다이아프램의 가장자리 중앙에 위치시켰다. 제조된 전단응력형 압전저항은 시뮬레이션 결과와 잘 일치하였고 $2200{\mu}m{\times}2200{\mu}m$ 크기의 다이아프램에 형성된 압전저항의 감도는 $183.7{\mu}V/kPa$로 나타났으며 0~100 kPa 범위의 압력에서 1.3%FS의 선형성을 가졌으며 감도의 대칭성 또한 우수하게 나타났다.

• 한국정보통신학회논문지
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• 제3권3호
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• pp.661-669
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• 1999

프로브 카드는 IC(integrated circuit) 칩을 테스트할 때, 테스트 시스템의 가장 중요한 부분의 하나이다. 본 연구는 다수의 반도체 칩을 동시에 테스트 할 수 있는 범프(bump)형 수직형 프로브 카드에 관한 것이다. 프로브는 범프 팁을 가지는 실리콘 캔틸레버로 구성되어 있다. 캔틸레버의 최적 크기를 결정하기 위하여 캔틸레버의 크기는 유한요소해석에 의하여 결정되었다. 프로브는 SDB웨이퍼를 사용하여 RIE, 등방성 에칭, 그리고 벌크 마이크로머시닝에 의하여 제조되었다. FEM에 의해 결정된 최적 크기로 제작된 프로브 카드는 범프의 높이가 30$\mum$, 캔틸레버의 두께가 $\mum$, 빔의 폭이 100 $\mum$, 길이가 400 $\mum$, 이었다. 제조된 프로브 카드의 접촉 테스트에서 측정된 접촉 저항은 $2 \Omega$ 미만이고, 2만회의 접촉동안 접촉 저항의 변화가 거의 없는 특성을 보였다. 따라서 20,000회 이상의 수명을 가질 수 있음을 알 수 있었다.