• 감성과학
• /
• 제12권2호
• /
• pp.205-214
• /
• 2009

본 연구에서는 감성실내 공간 색채에 대한 연구로 심리설문반응과 생리신호 분석을 통하여 감성색채데이터 분석에 목적을 두었다. 생리신호반응 분석 중 뇌파측정과 SD 스케일법을 이용한 설문조사를 실시하여, 정성적인 감성어휘와 정량적인 감성생리신호 결과의 상호관계를 분석하였다. 본 연구의 색채에 대한 반응 실험은 30명의 피험자를 대상으로 하였으며, TeleScan Version 2의 분석틀과 SPSS 10.0 프로그램을 이용하여 측정 값을 분석하였다. 감성형용사 어휘 설문조사는 21쌍의 감성어휘로 SD(Semantic Differential) 스케일을 사용하여 측정하여 요인 분석과 분산분석을 실시하여 통계 처리하였다. 분석 결과 모든 요인에서 시각적 자극에 따른 반응 값에 유의한 차이가 발생하였으며(p<0.001), 자극 간에 요인 점수의 차이가 발생하는지 구체적으로 살펴보기 위해 사후분석(Duncan)을 실시하여 평균비교를 통한 색채와 뇌파의 관계를 분석하였다. 연구 결과 각 색채 자극은 관련 감성어휘를 갖고, 뇌파 검사에 의한 생리반응 특성을 갖는다. 이러한 연구는 감성에 따라 반응하는 감성 지능형 환경디자인에 중요한 데이터로 활용될 수 있을 뿐만 아니라, 현대인의 건강에 대한 관심 증가에 따라 건강 증진 환경디자인에 도움을 줄 수 있는 색채 배색을 제안할 수 있다.

• 대한전자공학회논문지SD
• /
• 제43권12호
• /
• pp.33-39
• /
• 2006

나노 스케일 벌크 MOSFET의 RF 비선형 특성을 넓은 bias영역에 걸쳐 정확히 예측하기 위하여 내된 비선형 요소들을 가진 엠피리컬 비선형 모델이 새롭게 구축되었다. 먼저, 나노 스케일 벌크 MOSFET에 적합한 파라미터 추출방법을 사용하여 측정된 S-파라미터로부터 bias 종속 내부 파라미터 곡선을 추출하였다. 그 후에 비선형 캐패시턴스 및 전류원 방정식들은 추출된 bias 종속 곡선들과 3차원 fitting함으로서 엠피리컬하게 구하여졌다. 이와 같이 모델된 S-파라미터는 60nm MOSFET의 측정치와 20GHz 까지 아주 잘 일치하였으며, 이는 엠피리컬 나노 MOSFET 모델의 정확도를 증명한다

• 대한전자공학회논문지SD
• /
• 제39권7호
• /
• pp.1-6
• /
• 2002

본 연구에서는 나노 스케일 SOI 소자의 최적 설계를 위하여 multi-gate 구조인 Double 게이트, Triple 게이트, Quadruple 게이트 및 새로이 제안한 Pi 게이트 SOI 소자의 단채널 현상을 시뮬레이션을 통하여 분석하였다. 불순물 농도, 채널 폭, 실리콘 박막의 두께와 Pi 게이트를 위한 vertical gate extension 깊이 등을 변수로 하여 최적의 나노 스케일 SOI 소자는 Double gate나 소자에 비해 단채널 특성 및 subthreshold 특성이 우수하므로 채널 불순물 농도, 채널 폭 및 실리콘 박막 두께 결정에 있어서 선택의 폭이 넓음을 알 수 있었다.

• 대한전자공학회논문지SD
• /
• 제47권6호
• /
• pp.22-34
• /
• 2010

기존의 영상 스케일러(scaler)들은 연산량과 하드웨어 복잡도를 줄이기 위해 선형 보간과 같은 간단한 보간을 적용함으로써 화질을 희생시키거나, 고품질 영상을 얻기 위하여 복잡한 보간 기법을 적용함으로써 전력소모와 크기가 큰 하드웨어 구조를 적용하여 왔다. 그러나 영상기기들의 소형화와 고화질 영상에 대한 사용자들의 욕구 증대로 소형, 저전력이면서 결과 영상의 화질 또한 우수한 스케일러의 개발이 중요시되고 있다. 따라서 본 논문은 실시간, 고화질, 소형, 저전력의 목표를 모두 달성할 수 있는 래스터 스캔(raster scan) 방식의 스케일러 하드웨어 구조를 제안한다. 본 논문에서 제안하는 스케일러는 기존의 3차 보간(cubic interpolation) 기법과 룩업테이블(look-up table) 구조를 개선하여 저전력화와 소형화를 달성하였다. 제안하는 스케일러 구조의 특징은 기존의 실시간 스케일러가 포함하던 버퍼를 라인메모리로 대체하여 메모리 접근 횟수를 줄임으로써 저전력을 달성할 수 있도록 했다는 것이며, 또한 기존의 룩업테이블 구조에서 사용하던 3차 보간 수식을 재정리하여 곱셈기 수와 룩업테이블의 크기를 줄임으로써 하드웨어를 소형화하는 방법을 제안하였다. 마지막으로 사용되는 계수의 크기에 따른 결과를 분석하여 영상의 화질과 하드웨어 크기 간의 최적의 타협점을 제시하였다.

• 대한전자공학회논문지SD
• /
• 제42권7호
• /
• pp.5-12
• /
• 2005

본 논문에서는 결합된 슈뢰딩거-푸아송 방정식과 전류연속방정식을 셀프-컨시스턴트하게 계산함으로써, 나노-스케일 center-channel (CC) double-gate (DG) MOSFET 디바이스의 전기적 특성 및 구조해석에 관한 연구를 시행하였다. 10-80 nm 게이트 길이의 조건에서 수행한 CC-NMOS의 시뮬레이션 결과를 DG-NMOS 구조에서 시행한 시뮬레이션 결과와의 비교를 통하여 CC-NMOS 구조에서 나타나는 CC 동작특성 메커니즘과, 이로 인한 전류 및 G$_{m}$의 상승을 확인하였다. 문턱 전압 이하 기울기, 문턱 전압 롤-오프, 드레인 유기 장벽 감소의 파라미터를 통하여 단채널 효과를 최소화하기 위한 디바이스 최적화를 수행하였다. 본 나노-스케일 전계 효과 트랜지스터를 위한 2차원 양자역학적 수치해석의 관한 연구를 통하여, CC-NMOS를 포함한 DG-MOSFET 구조가 40나노미터급 이하 MOSFET 소자의 물리적 한계를 극복하기 위한 이상적인 구조이며, 이와 같은 나노-스케일 소자의 해석에 있어서 양자역학적 모델링 및 시뮬레이션이 필수적임을 알 수 있었다.

• 대한전자공학회논문지SD
• /
• 제41권6호
• /
• pp.1-7
• /
• 2004

본 논문에서는 2차원 양자 역학적 모델링 및 시뮬레이션(quantum mechanical modeling and simulation)으로써, 자기정렬 이중게이츠 구조(self-aligned double-gate structure)인 FinFET에 관하여 결합된 푸아송-슈뢰딩거 방정식(coupled Poisson and Schrodinger equations)를 셀프-컨시스턴트(self-consistent)한 방법으로 해석하는 수치적 모델을 제안한다. 시뮬레이션은 게이트 길이(Lg)를 10에서 80nm까지, 실리콘 핀 두께($T_{fin}$)를 10에서 40nm까지 변화시켜가며 시행되었다. 시뮬레이션의 검증을 위한 전류-전압 특성을 실험 결과값과 비교하였으며, 문턱 전압 이하 기울기(subthreshold swing), 문턱 전압 롤-오프(thresholdvoltage roll-off), 그리고 드레인 유기 장벽 감소(drain induced barrier lowering, DIBL)과 같은 파라미터를 추출함으로써 단채널 효과를 줄이기 위한 소자 최적화를 시행하였다. 또한, 고전적 방법과 양자 역학적 방법의 시뮬레이션 결과를 비교함으로써,양자 역학적 해석의 필요성을 확인하였다. 본 연구를 통해서, FinFET과 같은 구조가 단채널 효과를 줄이는데 이상적이며, 나노-스케일 소자 구조를 해석함에 있어 양자 역학적 시뮬레이션이 필수적임을 알 수 있었다.

• 대한전자공학회논문지SD
• /
• 제43권4호
• /
• pp.23-30
• /
• 2006

본 연구에서는 나노 스케일 MuGFET(Mutiple-Gate FETs)의 단채널 효과와 corner effect를 3차원 시뮬레이션을 통하여 분석하였다. 문턱전압 모델을 이용하여 게이트 숫자(Double-gate=2, Tri-gate=3, Pi-gate=3.14, Omega-gate=3.4, GAA=4)를 구하였으며 추출된 게이트 숫자를 이용하여 각각의 소자 구조에 맞는 natural length($\lambda$)값을 얻을 수 있었다. Natural length를 통하여 MuGFET의 단채널 효과를 피할 수 있는 최적의 소자 구조(실리콘 두께, 게이트 산화막의 두께 등)를 제시 하였다. 이러한 corner effect를 억제하기 위해서는 채널 불순물의 농도를 낮게 하고, 게이트 산화막의 두께를 얇게 하며, 코너 부분을 약 17%이상 라운딩을 해야 한다는 것을 알 수 있었다.

• 대한전자공학회논문지SD
• /
• 제40권3호
• /
• pp.43-53
• /
• 2003

TFT LCD 와 같은 디지털 디스플레이 디바이스는 CRT 와 같은 아날로그 디스플레이 디바이스와 달리 그 제조 과정에서부터 해상도가 정해져 버리는 단점을 가지게 된다. 그러나 이들 디스플레이 디바이스에 출력이 되는 입력 화면의 해상도의 종류는 매우 다양하며 출력 디바이스의 해상도 또한 날로 다양해지고 있다. 이러한 입력 영상의 해상도를 출력 영상의 해상도에 맞게 스케일을 늘리거나 줄이는 일(interpolation / decimation)을 하는 것을 영상 스케일러라고 한다. 이러한 스케일 up/down 과정에서 생길 수 있는 영상의 열화를 줄이기 위한 알고리즘과 이를 이용한 H/W cost가 저렴한 영상 스케일러에 대한 연구가 기존에 진행되어 왔다. 본 논문에서는 영상 scale up/down에 있어서 이상적이라 할 수 있는 연속 공간에서의 광학적 영상 확대/축소를 이산 공간인 디지털 디스플레이 비다이스에 맞게 옮긴 Winscale 알고리즘을 제안한다. 그리고 제안된 알고리즘을 이용한 영상 스케일러를 Verilog XL을 이용해서 H/W로 구현하였다. 그리고 삼성 SOG 0.5㎛ 공정을 이용하여 실제 칩으로 제작되었다. 기존의 다른 소프트웨어에서 사용되고 있는 영상스케일링 알고리즘을 이용해서 스케일된 영상의 R, G, B 각 칼라 채널에 대한 PSNR 값을 가지고 스케일링 기능의 우열을 비교했다. 또한 H/W cost 도 비교하였다. 이러한 Winscale 방법을 이용한 영상 스케일러는 영상 품질은 기존의 알고리즘과 비등하거나 우수하면서 H/W cost 가 기존의 것들 보다 저렴하기 때문에 영상 스케일러가 필요한 다양한 디지털 디스플레이 디바이스에 사용될 수 있을 것이다.성이 가장 높았고, 그람양성균과 그람음성균의 항균활성은 젖산균과 효모보다 더 높게 나타났다.치는 LC군(저칼슘식이군)에서 유의하게 높았고, 정상수준의 칼슘을 섭취한 각 군에서는 차이를 나타내지 않았다. 대퇴골의 습윤무게는 참다랑어골분(TB)군과 구연산처리 된 참다랑어 골분(CT)군에서 높은 수치를 나타내었고, 건조후의 무게는 저칼슘군(LC)을 제외한 정상수준의 칼슘 투여군 간에 차이가 없었다. 대퇴골의 회분 함량은 정상수준의 칼슘식이군들에 비해 저칼슘식이인 LC군에서 유의하게 낮았다. 체중 100g 당의 대퇴골의 칼슘함량은 저칼슘식이(LC)군에서 유의적으로 낮았고 칼슘급원에 따라 차이를 나타내지 않았다. 대퇴골의 골밀도 측정 결과 저칼슘식이인 LC군은 정상식이군에 비해 골밀도가 유의하게 낮았으며, 동일한 정상수준의 칼슘이 공급된 실험군 사이에서는 참다랑어골분(TB)군의 골밀도가 가장 높은 수치를 보였다. 본 연구결과 여러 가지 칼슘급원에 따른 흰쥐의 골격대사는 큰 차이를 나타내지 않았으며, 저칼슘군과의 차이가 두드러져 양적인 면에서의 칼슘공급의 중요성을 지적할 수 있겠다. 대퇴골의 중량이나 회분, 칼슘 및 대퇴골의 골밀도 결과로 보아 참다랑어 골분은 탄산칼슘군이나, 기존에 칼슘 급원으로 사용해 오던 우골분수준으로 뼈의 건강유지 면에서 긍정적인 가치를 부여할 수 있는 것으로 사료된다.EFA)의 함량은 유리지질이 결합지질에 비하여 높았으나 w3 고도불포화방방산(w3-HU-FA)의 함량에 있어서는 그 반대이었다. 부위별로는 지질의 함량 및 지방산의 조성이 많은 차이를 보였다.{2+}$ 26 및 $Na^+$ 26 mg $L^{-1}$이었다. 양액

• 대한전자공학회논문지SD
• /
• 제42권8호
• /
• pp.43-52
• /
• 2005

프리스케일러는 PLL(Phase Locked Loop)의 동작속도를 결정하는 중요한 부분으로서 저전력의 요구조건 또한 만족해야 한다. 따라서 프리스케일러에 적용되는 TSPC(True single pulse clocked) D-플립플롭의 설계가 중요하다. 기존의 TSPC D-플런플롭은 출력단의 글리치(glitch) 문제와 클럭의 프리차지(precharge)구간에서 내부노드의 불필요한 방전으로 인한 소비전력이 증가하는 단점이 있다. 본 논문에서는 프리차지와 방전을 위한 클럭 트랜지스터 패스를 공유함으로서 클럭 트랜지스터의 수를 감소시켰고, 입력 단에 PMOS 트랜지스터를 추가하여 프리차지 구간동안의 불필요한 방전을 차단함으로서 소비전력을 최소화하였다. 또한 출력 단에 mos 트랜지스터를 추가함으로서 글리치 문제를 제거했고, 안정적인 동작을 하는 TSPC D-플립플롭을 제안하였다. 제안된 D-플립플롭을 프리스케일러에 적용시켜 검증한 결과 3.3V에서의 최대동작주파수는 2.92GHz, 소비전력은 10.61mw로 기존의 회로$^[6]$와 비교하였을 때 PDP(Power-Delay-Product) 측면에서 $45.4\%$의 개선된 결과를 얻었다.

• 대한전자공학회논문지SD
• /
• 제41권6호
• /
• pp.25-31
• /
• 2004

본 논문에서는 나노 스케일 확산 공정 모사를 위한 방법으로 동력학적 몬테칼로(kinetic Monte Carlo)를 소개하고자 한다. 먼저 동력학적 몬테칼로의 이론과 배경을 살펴보고 실제적인 이해를 돕기 위하여 실리콘 기판에 이온(전자) 주입 후 열처리과정에서 일어나는 점결함의 확산을 동력학적 몬테칼로를 이용하여 모사하는 간단한 예를 보여주고 있다. 동력학적 몬테칼로는 몬테칼로의 일종이지만 기존의 몬테칼로에서 구현하지 못하였던 물리적인 시간을 포아송 확률 과정을 통하여 구현하였다. 동력학적 몬테칼로 확산 공정 모사에서는 연속 확산 미분 방정식의 해를 구하는 기존의 유한 요소 수치 해석적 방법과 달리원자 상호간 혹은 원자와 결함 또는 결함들 간의 화학적 반응과 입자들의 확산 과정을 포아송 확률 과정에 따라 일어나는 화학적 반응, 입자들의 확산 사건의 연속으로 본다. 사건마다 고유의 사건 발생 확률을 갖고 이 사건 발생 확률에 따라 일어나는 확률적 사건의 연속적 발생으로 실제의 반도체 확산 공정을 시간에 따라 직접적으로 모사할 수 있다. 입자들 간의 화학적 반응 사건 확률과 입자들의 확산 공정에 필요한 확률적 인자들은 분자 동역학, 양자 역학적 계산, 흑은 실험으로 얻어진다.