• Journal of information and communication convergence engineering
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• 제11권2호
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• pp.112-117
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• 2013

In order to reuse a register transfer level (RTL)-based IP block, it takes another architectural exploration in which the RTL will be put, and it also takes virtual platforms to develop the driver and applications software. Due to the increasing demands of new technology, the hardware and software complexity of organizing embedded systems is growing rapidly. Accordingly, the traditional design methodology cannot stand up forever to designing complex devices. In this paper, I introduce an electronic system level (ESL)-based approach to designing complex hardware with a derivative of SystemVerilog. I adopted the concept of reuse with higher levels of abstraction of the ESL language than traditional HDLs to design multiplication server farms. Using the concept of ESL, I successfully implemented server farms as well as a test bench in one simulation environment. It would have cost a number of Verilog/C simulations if I had followed the traditional way, which would have required much more time and effort.

• 동양고전연구
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• 제69호
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• pp.83-114
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• 2017

이 글은 18세기부터 19세기 중반까지 종부시의 관원, 그 중에서도 실무를 담당했던 정 이하의 관원에 대한 실태를 분석하는 데 목적이 있다. 종부시는 왕실 보첩을 편찬하고 친진 범위 내의 종친들을 규찰하던 정3품 당하 관서이다. 조선 후기 종부시의 낭청으로는 정3품 당하관 정, 종6품 주부, 종7품 직장이 있었다. 이러한 체제는 조선 시대 내내 유지되다가 1864년(고종 1) 종친부에 합속 되었다. 한국학중앙연구원 장서각에 소장된 유일본인 "종부시낭청선생안"은 1794년(정조 18)부터 종친부에 합속 될 때까지 낭청에 대한 명단이 기록되어 있다. 이들의 관직, 성명, 자, 생년, 본관, 전직, 이직 등의 기록들이 남아 있어 조선 후기 종부시를 이해하는데 중요한 자료로 활용될 수 있다. 이들의 출신 성분을 살펴보면 전체적으로 문과 출신자들이 다수를 차지하였다. 직장의 경우에는 상당수가 소과 출신자들이었는데, 관직을 제수 받을 때에는 문음의 자격으로 임명되었다. 이들의 전직을 살펴보면 대체적으로 해당 관직과 유사하거나 그보다 낮은 품계에서 차출되었음을 알 수 있다. 주부의 전직 관서로는 청요직 관서에서의 차출이 가장 많이 나타났으며, 각종 행정아문에서의 차출도 많았다. 직장의 경우 1품아문인 의금부의 도사가 가장 많이 차출되었는데, 이러한 낮은 관서로의 차출은 관직 고하를 떠나 실직을 제수한 것으로 보인다. 종부시 관원의 이직을 살펴보면, 종부시 정은 낮은 직급으로의 이직을 많이 하였는데, 정3품 당상관의 자리가 제한되어 있었기 때문으로 보이며, 주로 청요직 관서로 이직한 것으로 보아 정3품 당하관의 청요직 관로를 확인할 수 있었다. 그 외에 외관으로의 이직도 많았는데 인사 적체 현상을 해소하는 방편으로 이해된다. 주부와 직장은 대체적으로 승진을 하거나 유사한 관품의 직급으로 이직을 하였다. 특히 종7품인 직장은 절대 다수가 승육을 하였다. 종부시 관원을 가장 많이 역임한 가문은 전주 이씨로 전체의 10% 정도를 차지한다. 종부시 관원을 역임한 성관은 조선 후기 문과 급제자의 출신 성관과 대부분 겹치는데, 문과 급제자를 많이 배출한 성관에서 종부시 관원을 많이 배출해 냈음을 알 수 있었다. 또한 상위 20개 가문의 역임 횟수가 전체 50% 정도에 이르는데 특정 가문의 관직 독점 현상도 확인할 수 있었다. "종부시낭청선생안"의 기록에 나와 있는 승진, 승육, 가자 등의 사유를 살펴보면 90% 가까이 선원보략 수정 후의 일로 나와 있다. 종부시의 두 가지 직능 가운데 종친 규찰 업무가 조선 후기에 상실된 것으로 보이는데, 연대기 자료에서도 조선 후기 종친 규찰 업무는 거의 보이지 않는다. 이는 17세기 인조 대부터 종친의 수가 급감하는 현상과 관련이 있다. 종친의 수가 왕실 의례를 거행하는데 미치지 못할 만큼 줄어들게 되자, 종부시에서의 종친 규찰 업무는 기능을 상실하게 되었고, 왕실보첩 편찬 업무만이 남게 된 것이다. 이렇듯 종친의 위상이 격하되자, 흥선대원군은 종친의 위상 강화 및 왕실 권위를 높이려는 의도로 종친부와 종부시를 통합하게 되었다.

• 전자공학회논문지B
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• 제33B권1호
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• pp.144-152
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• 1996

대규모 병렬처리가 가능하고 칩당 뉴론 집적도가 높은 펄스형 디지털 다계층 신경망 구조를 제안하였다. 제안된 신경망에서는 대수적인 신경망연산이 의사-랜덤 펄스 시퀀스(pseudo-random pulse sequences)와 단순 디지털 논리 게이트를 이용하여 확률적 프로세스로 대치되었다. 확률적 프로세스의 결과로 나타나는 신경망 연산의 통계적 모델을 제시하였으며 이를 바탕으로 랜덤잡음의 영향과 연산의 정확도를 분석하였다. 이진인식 문제를 적용하여 제안된 신경망의 성능을 평가하고 제시한 통계적 분석결과의 정당성을 검증하였다. Gate 레벨과 register transfer 레벨로 기술된 신경망의 VHDL 모델의 시뮬레이션 결과는 개발된 통계적모델로 예측된 인식추정치와 실제 인식률이 거의 일치함을 보였으며, 또한 숫자인식률에 있어서도 일반 Back-Propagation 신경망의 인식률과 거의 차이가 없음을 보였다.

• 가정과삶의질연구
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• 제27권4호
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• pp.67-80
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• 2009

Most consumers prefer certain brand logos of cosmetics in accordance with their cognized brand image and self image. In other words, consumers select particular brands from various brands in the market based on their image. The purpose of this study is to find out which factors affect a consumer's attention of cosmetic brand logos. The brand logo that has an abstractive image, sign, and brand pursues the consumer who purchases the cosmetic product and image. The semistic analytic method of pierce was used. The major findings are as follow. 1) The image of the logo of a female consumer is a significant difference in the educational level variable. The result compares, according to marital status and educational level, the traditional characteristic from the logo of the image. 2) There is a significant difference in the logo type. It follows the educational level variable in female consumers. The result compares a preference by inserting a picture in the logo. A high preference appears based on age, marital status, occupation, and income. 3) There are significant differences in demographics school register with attitude of the logo. It follows the attitude that appeared about in age. Finally, when examining closely the effects between cosmetics' brand logo and logo's implications, there are significant differences in the income level, educational level, age, and marital status. The feminine consumer tends to prefer accordance between the cosmetics brand logo and the logo's implications.

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.220-228
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• 2001

새로운 마이크로프로세서의 설계, 최적화, 그리고 완성 후 어플리케이션의 작성 단계에서 칩의 명령어 집합 시뮬레이션은 필수적인 요소이다. 그러나, 기존의 시뮬레이션 툴들은 저 수준의 하드웨어 기술언어와 게이트 레벨 이하의 시뮬레이션으로 인해 시뮬레이터 구성과 실행 시에 상당한 시간적 지연을 초래하고 있다. 본 논문에서는 이러한 문제들을 해소하고 칩 제작과정에서 발생하는 잦은 설계 변경에 유연성 있게 대응할 수 있는 레지스터 전송 수준의 명령어 집합 시뮬레이터 생성기를 제안하며 그 설계 및 구현에 관해 기술한다.

• 전자공학회논문지C
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• 제34C권12호
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• pp.9-19
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• 1997

This paper describes the design and FPGA implementation of a system control unit within a multiprocessor chip which can be used as a node processor ina massively parallel processing (MPP) caches, memory management units, a bus unit and a system control unit. Major functions of the system control unit are locking/unlocking of the shared variables of protected access, synchronization of instruction execution among four integer untis, control of interrupts, generation control of processor's status, etc. The system control unit was modeled in very high level using verilog HDL. Then, it was simulated and verified in an environment where trap handler and external interrupt controller were added. Functional blocks of the system control unit were changed into RTL(register transfer level) model and synthesized using xilinx FPGA cell library in synopsys tool. The synthesized system control unit was implemented by Xilinx FPGA chip (XC4025EPG299) after timing verification.

• 대한전자공학회논문지
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• 제23권3호
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• pp.327-339
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• 1986

In this paper, a hardware compiler for symbolic description language(SDL) is proposed for logic design automation. Lexical analysis is performed for SDL which describes the behavioral characteristics of a digital system at the register transfer level by the proposed algorithm I. The algorithm I is proposed to get the expressions for the control unit and for the data transfer unit. In order to obtain the network description language(NDL) expressions equivalent to gate-level logic circuits, another algorithm, the the algorithm II, is proposed. Syntax analysis for the data formed by the algorithm I is also Performed using circuit elements such as D Flip-Flop, 2-input AND, OR, and NOT gates. This SDL hardware compiler is implemented in the programming language C(VAX-11/750(UNIX)), and its efficiency is shown by experiments with logic design examples.

• 한국정보과학회논문지:시스템및이론
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• 제35권9_10호
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• pp.485-496
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• 2008

SoC(System-on-Chip)를 설계함에 있어서 칩의 복잡도 증가로 인하여, RTL(Register Transfer Level)에 기반한 기존의 시스템 성능 분석 및 검증 기법만으로는 점차 짧아지는 '시장 적기 출하(time-to-market)' 요구에 효율적으로 대응할 수 없게 되었다. 이를 극복하기 위하여 설계 포기 단계부터 지속적으로 시스템을 검증하기 위한 새로운 설계 방법이 요구되었으며, TLM(Transaction Level Modeling) 추상화 수준을 가진 하드웨어-소프트웨어(HW-SW) 통합 시뮬레이션이 이러한 문제를 해결하기 위한 방법으로 널리 연구되고 있다. 그러나 대부분의 HW-SW 통합 시뮬레이터들은 다양한 추상화 수준 중 일부만을 지원하고 있으며, 서로 다른 추상화 수준을 지원하는 툴들 간의 연계도 쉽지 않다. 이를 극복하기 위하여 본 논문에서는 HW-SW 통합 시뮬레이션을 위한 다목적 선계 프레임워크를 제안한다. 제안하는 프레임워크는 소프트웨어 응용의 설계를 포함하는 체계적인 SoC 설계 플로우를 제공하며, 각 설계 단계에서 다양한 기법들을 유연하게 적용할 수 있는 동시에, 다양한 HW-SW 통합 시뮬레이터들을 지원한다. 또한 플랫폼을 추상화 수준과 모델링 언어에 독립적으로 설계할 수 있어, 다양한 수준의 시뮬레이션 모델 생성이 가능하다. 본 논문에서는 실험을 통하여, 제안하는 프레임워크가 ARM9 기반의 강용 SoC 플랫폼을 정확하게 모델링 할 수 있는 동시에, MJPEG 예제의 성능을 44%까지 향상시키는 성능 최적화를 수행할 수 있음을 검증하였다.

• 인터넷정보학회논문지
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• 제10권6호
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• pp.7-17
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• 2009

무선통신 프로토콜의 구현에서 MAC 계층은 하드웨어와 소프트웨어를 결합한 시스템-온-칩으로 출시하는 것이 일반적이다. 하지만 이러한 시스템 개발에서 하드웨어의 개발에 많은 시간이 소요되므로 하드웨어의 개발 완료 이전에 소프트웨어의 개발 및 검증하기 위한 환경이 필요하다. 하드웨어와 소프트웨어의 통합 개발에서 하드웨어는 HDL(Hardware Description Level)을 이용한 RTL(Register Transfer Level) 로의 하드웨어 모델링을 통해서, 소프트웨어는 ISS를 통해 시뮬레이션 환경을 제공할 수 있다. 시스템의 개발 복잡도가 점차 증가함에 따라 기존 RTL(Register Transfer Level) 보다 높은 추상 레벨에서의 모델링을 이용하는 ESL(Electronic System Level) 설계가 이루어지고 있다. ESL 설계는 비시간 모델과 시간 모델로 나눌 수 있다. 본 논문에서는 시간 모델이 아닌 비시간 모델 시뮬레이션을 위한 MCU를 설계 및 구현한다. 제안하는 MCU는 비시간 모델에서 정확한 시간이 요구되는 부분 보다는 시스템의 동작을 쉽고 빠르게 검증함으로써 시스템 설계 초기 단계에 시스템의 최적화뿐만 아니라 설계 완료 시점을 앞당길 수 있다. 또한 운영체제를 구동할 수 있는 MCU 모듈을 설계함으로써 MAC 계층의 소프트웨어 부분을 실시간 운영체제 상에서 구현할 수 있는 환경을 제공할 수 있다. 따라서 본 논문에서는 SystemC 기반의 MCU 모듈과 실시간 운영체제 동작을 지원하는 UC/OS-II 모듈을 제안한다.

• 해양환경안전학회지
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• 제30권3호
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• pp.263-274
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• 2024

The digitization of ship environments has increased the risk of cyberattacks on ships. The smartization and automation of ships are also likely to result in cyber threats. The International Maritime Organization (IMO) has discussed the establishment of regulations at the autonomous level and has revised existing agreements by dividing autonomous ships into four stages, where stages 1 and 2 are for sailors who are boarding ships while stages 3 and 4 are for those not boarding ships. In this study, the level of a smart ship was classified into LEVELs (LVs) 1 to 3 based on the autonomous levels specified by the IMO. Furthermore, a risk assessment for smart ships at various LVs in different risk scenarios was conducted The cyber threats and vulnerabilities of smart ships were analyzed by dividing them into administrative, physical, and technical security; and mitigation measures for each security area were derived. A total of 22 cyber threats were identified for the cyber asset (target system). We inferred that the higher the level of a smart ship, the greater the hyper connectivity and the remote access to operational technology systems; consequently, the greater the attack surface. Therefore, it is necessary to apply mitigation measures using technical security controls in environments with high-level smart ships.