• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.907-910
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• 2009

본 논문에서는 디지털 이미지의 무선 전송시 발생하는 에러를 제거 할 수 있는 오류 제어 부호화 기술 중 하나인 RS(Reed-Solomon) coding 중 Encoder의 FPGA 구현에 대한 논문이다. 여러 오류 제어 부호화 기술중 RS coding의 경우 비트가 아닌 심볼로 부호화를 하기 때문에 연집에러에 강한 것으로 알려져 있다. 본 논문에서는 RS coding중 최대 16바이트(Byte)의 에러를 정정할 수 있는 RS(255,223) 부호기를 FPGA 구현을 위해 Matlab을 이용하여 시뮬레이션을 하였다. 이때 사용한 영상은 JPG 파일을 이용하였다. 그리고 FPGA 구현을 위해 Xilinx사의 System Generator를 사용 하였다.

• 대한전자공학회논문지
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• 제26권2호
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• pp.10-17
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• 1989

Reed-Solomon(RS) 부호의 복호에서 오류위치다항식을 구하기 위한 알고리듬 중 Peterson에 의해 제안되고 Gorenstein과 Zierler가 개선한 알고리듬은 오류정정능력 t가 비교적 작을 경우 BerlekampMassey의 반복 알고리듬, Euclid 알고리듬을 이용한 복호, 변환영역에서의 복호보다 오류위치다항식의 계산이 간단하고 장치화에 이점이 있다. 본 논문에서는 Peterson-Gorenstein-Zieler의 알고리듬 RS부호의 부호화와 복호과정을 체계적으로 연구, 분석하고 실제로 통신 시스템에 응용할 수 있도록 유한체 GF($2^5$)의 심볼로 이루어지는 2중 오류정정(31,27)RS 부호의 부호기와 복호기를 설계하여 TTL IC로 장치화 하였다.

• 한국통신학회논문지
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• 제26권4B호
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• pp.427-436
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• 2001

일반적인 통신 시스템에서 시스템의 성능을 저하시키는 오류는 검출 불능 오류와 정정 불능 오류로 구성되는데 검출 불능 오류의 경우 오류에 대한 적절한 대응이 불가능하다는 측면에서 더욱 심각한 문제가 된다. 이러한 검출 불능 오류를 줄이기 위해 적부호 복호에는 다양한 방법이 생각되었지만 이러한 방법들의 대부분은 CD, 혹은 DAT등에 적용하기 위한 방법들로서 긴 길이의 RS 적부호에 적용하기 힘들다. 본 논문에서는 검출 불능 오류율을 줄일 수 있는 긴 길이의 RS 적부호 복호 방법을 제안하고 이들의 성능을 심볼 오류 확률을 계산함으로서 분석하여 기존의 방법과 비교한다. 여기서 제안된 방법들은 기존의 방법보다 검출 불능 확률을 크게 줄이는데 반하여 전체 오류 확률에서의 큰 열화는 일으키지 않는다.

• 대한전자공학회논문지SD
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• 제47권11호
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• pp.54-64
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• 2010

Reed-Solomon(RS) 코드는 강력한 에러 정정 능력으로 널리 사용된다. 최근 Sudan에 의해 Reed-Solomon 코드의 리스트 디코딩 알고리즘이 정립되었다. 리스트 디코더는 일반적인 디코더보다 더 큰 디코딩 반경을 가지며 하나 이상의 코드를 찾아낸다. 리스트 디코더는 복잡도와 latency가 매우 큰 Interpolation 과 Factorization 단계를 포함하므로 효율적인 하드웨어 설계가 필요하다. Factorization 은 latency가 매 단계마다 변하는 특성을 가져 복잡도가 높으며, 하드웨어 효율 저하의 문제가 발생한다. 본 논문에서는 하드웨어의 재사용을 높인 구조와 알고리즘의 효율적인 처리 스케쥴을 제안한다. 제안한 구조는 각 단계를 작은 단위의 R-MAC 유닛으로 나누어 매 단계마다 하드웨어를 재구성하여 처리함으로서 높은 하드웨어 효율과 효율적인 메모리 구조를 통해 복잡도가 낮은 순차처리를 적용하면서도 높은 처리량을 보이며, 여러 가지 어플리케이션에 적용가능하다. 제안한 구조는 동부 아남 $0.18{\mu}m$ 표준 셀 라이브러리를 사용하여 합성한 결과 최대 동작 주파수는 330MHz이다.

• 전자공학회논문지
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• 제50권3호
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• pp.59-67
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• 2013

Reed-Solomon(RS) 코드는 강력한 에러 정정 능력으로 널리 사용된다. 최근 제안된 RS 코드의 리스트 디코딩 알고리즘은 일반적인 디코더보다 더 큰 디코딩 반경을 가지며 하나 이상의 코드를 찾아낸다. 리스트 디코더는 복잡도가 매우 큰 Interpolation 단계를 포함하며 효율적인 하드웨어 설계가 필요하다. 본 논문에서는 연판정 RS 리스트 디코딩 알고리즘을 위한 효율적인 저복잡도 Interpolation 구조를 제안한다. 제안된 구조는 후보다항식의 Y 차수에 대해서는 병렬로 처리하며 X 차수에 대해서는 직렬로 처리한다. 후보다항식의 처리순서는 계수의 메모리사용의 효율성을 높이기 위하여 적응적으로 결정한다. 따라서 내부 저장공간이 최소화되며 메모리 구조와 접근이 단순해진다. 또한 제안된 구조는 각 모듈의 레이턴시가 유사하고 모듈간 스케쥴링을 최대한 중첩함으로써 높은 하드웨어 효율을 보여준다. 예제로써 (255, 239) RS 리스트 디코더를 설계하였으며 동부하이텍 $0.18{\mu}m$ 표준 셀 라이브러리를 사용하여 합성하여 검증되었고 결과 최대 동작 주파수는 200MHz이고 게이트 수는 25.1K이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.281-284
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• 2000

This paper describes design of a (32, 28) Reed Solomon decoder for optical compact disk with double error detecting and correcting capability. A variety of error correction codes(ECCs) have been used in magnetic recordings, and optical recordings. Among the various types of ECCs, Reed Solomon(RS) codes has emerged as one the most important ones. The most complex circuit in the RS decoder is the part for finding the error location numbers by solving error location polynomial, and the circuit has great influence on overall decoder complexity. We use RAM based architecture with Euclid's algorithm, Chien search algorithm and Forney algorithm. We have developed VHDL model and peformed logic synthesis using the SYNOPSYS CAD tool. The total umber of gate is about 11,000 gates.

• ETRI Journal
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• 제38권4호
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• pp.612-621
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• 2016

A new time-domain decoder for Reed-Solomon (RS) codes is proposed. Because this decoder can correct both errors and erasures without computing the erasure locator, errata locator, or errata evaluator polynomials, the computational complexity can be substantially reduced. Herein, to demonstrate this benefit, complexity comparisons between the proposed decoder and the Truong-Jeng-Hung and Lin-Costello decoders are presented. These comparisons show that the proposed decoder consistently has lower computational requirements when correcting all combinations of ${\nu}$ errors and ${\mu}$ erasures than both of the related decoders under the condition of $2{\nu}+{\mu}{\leq}d_{\min}-1$, where $d_{min}$ denotes the minimum distance of the RS code. Finally, the (255, 223) and (63, 39) RS codes are used as examples for complexity comparisons under the upper bounded condition of min $2{\nu}+{\mu}=d_{\min}-1$. To decode the two RS codes, the new decoder can save about 40% additions and multiplications when min ${\mu}=d_{min}-1$ as compared with the two related decoders. Furthermore, it can also save 50% of the required inverses for min $0{\leq}{\mu}{\leq}d_{\min}-1$.

• 대한전자공학회논문지TC
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• 제41권3호
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• pp.187-187
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• 2004

이 논문에서는 임의의 블록 길이 n과 메시지 길이 k를 갖는 Reed-Solomon (RS) 부호를 연속적으로 복호하도록 프로그램 될 수 있는 가변형 RS 복호기의 효율적인 구조를 제안한다. 이 복호기는 단축형 RS 부호의 복호를 위해 영을 삽입할 필요가 없도록 하며, 변수 n과 k, 결과적으로 에러정정 능력 t의 값들을 매 부호어 블록마다 변화시킬 수 있다. 복호기는 수정 유클리드 알고리즘(modified Euclid's algorithm; MEA)을 기반으로 한 3단계 파이프라인 처리를 수행한다. 각 단계는 분리된 클럭에 의해 구동될 수 있으므로 단계 2 그리고/또는 단계 3에 고속 클럭을 사용함으로써 단지 2단계의 파이프라인 처리로 동작시킬 수 있다. 또한 입출력에서 서로다른 클럭을 사용하는 경우에도 사용할 수 있다. 각 단계는 가변 블록 길이를 갖는 RS 부호를 복호하기에 적합한 구조를 갖도록 설계되었다. 변화하는 t 값을 위해 MEA의 새로운 구조가 설계된다. MEA 블록에서 천이 레지스터들의 동작 길이는 하나 감소되었으며, t의 서로 다른 값에 따라서 변화될 수 있다. 간단한 회로로써 동작 속도를 유지하기 위해 MEA 블록은 재귀적 기법과 고속 클럭킹 기법을 사용한다. 이 복호기는 버스트 모드 뿐 아니라 연속 모드로 수신된 부호어를 복호할 수 있으며, 과 가변성으로 인해 다양한 분야에서 사용될 수 있다. GF($2^8$) 상에서 최대 10의 에러정정 능력을 갖는 가변형 RS 복호기를 VHDL로 설계하였으며, FPGA 칩에 성공적으로 합성하였다.

• 대한전자공학회논문지TC
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• 제41권3호
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• pp.29-38
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• 2004

이 논문에서는 임의의 블록 길이 n과 메시지 길이 k를 갖는 Reed-Solomon (RS) 부호를 연속적으로 복호하도록 프로그램 될 수 있는 가변형 RS 복호기의 효율적인 구조를 제안한다. 이 복호기는 단축형 RS 부호의 복호를 위해 영을 삽입할 필요가 없도록 하며, 변수 n과 k, 결과적으로 에러정정 능력 t의 값들을 매 부호어 블록마다 변화시킬 수 있다. 복호기는 수정 유클리드 알고리즘(modified Euclid's algorithm; MEA)을 기반으로 한 3단계 파이프라인 처리를 수행한다. 각 단계는 분리된 클럭에 의해 구동될 수 있으므로 단계 2 그리고/또는 단계 3에 고속 클럭을 사용함으로써 단지 2단계의 파이프라인 처리로 동작시킬 수 있다. 또한 입출력에서 서로다른 클럭을 사용하는 경우에도 사용할 수 있다. 각 단계는 가변 블록 길이를 갖는 RS 부호를 복호하기에 적합한 구조를 갖도록 설계되었다. 변화하는 t 값을 위해 MEA의 새로운 구조가 설계된다. MEA 블록에서 천이 레지스터들의 동작 길이는 하나 감소되었으며, t의 서로 다른 값에 따라서 변화될 수 있다. 간단한 회로로써 동작 속도를 유지하기 위해 MEA 블록은 재귀적 기법과 고속 클럭킹 기법을 사용한다. 이 복호기는 버스트 모드 뿐 아니라 연속 모드로 수신된 부호어를 복호할 수 있으며, 과 가변성으로 인해 다양한 분야에서 사용될 수 있다. GF(2$^{8}$ ) 상에서 최대 10의 에러정정 능력을 갖는 가변형 RS 복호기를 VHDL로 설계하였으며, FPGA 칩에 성공적으로 합성하였다.

• 대한전자공학회논문지SD
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• 제49권1호
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• pp.25-34
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• 2012

본 논문은 고속 WPAN 시스템에 대한 가변 길이 8-병렬 리드-솔로몬(RS) 복호기에 관한 일반적인 구조를 제안한다. 제안된 구조는 RS(255,239) 코드뿐만 아니라 다양한 단축화 RS 부호들을 지원 할 수 있다. 특히, 가변길이 구조는 다양한 단축화 RS 부호에 대해 가변적인 낮은 지연을 제공하며, 8-병렬 구조를 적용하여 높은 데이터 처리율을 제공한다. 제안된 RS 복호기는 90-$nm$ CMOS 표준 셀 기술을 사용하여 성능 분석을 수행하였고, 클록 주파수 300$MHz$에서 19-$Gbps$ 데이터 처리율을 제공한다.