• 정보처리학회논문지A
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• 제8A권3호
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• pp.189-200
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• 2001

본 논문에서는 Real-Time Linux를 위한 메모리 할당 모델을 제안한다. 제안 모델은 사용자로 하여금 하나의 응용에 여러 개의 연속된 메모리 영역들을 생성하고, 각 영역마다 별도의 영역 할당 정책을 설정한 후, 원하는 영역으로부터 필요한 메모리 블록을 할당 받을 수 있게 한다. 이를 위해 기존의 단일 메모리 관리 모듈 대신 할당 정책을 구현한 영역 할당자 모듈과 이를 제어하는 영역 관리자 모듈로 세분한 두 단계 분리 구조를 채택했다. 이 구조는 할당 정책을 할당 메커니즘으로부터 분리함으로써, 시스템 개발자로 하여금 필요한 경우 동일한 할당 정책을 서로 다른 알고리즘을 사용하여 구현할 수 있게 한다. 또한 사전에 정의된 인터페이스를 준수할 경우 새로운 할당 정책을 쉽게 구현해 삽입할 수 있고, 불필요한 정책은 시스템에서 제거할 수도 있다. 제안 모델은 다수개의 할당 정책들을 사전에 구현하여 제공함으로써, 시스템 구축자로 하여금 매번 기존 정책들을 새로이 구현할 필요 없이 제공된 정책들 중 해당 응용에 가장 적합한 정책들만을 선택하여 시스템을 재구성할 수 있게 한다.

• 정보처리학회논문지A
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• 제12A권5호
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• pp.451-460
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• 2005

본 논문은 ffGA상에서 에너지 효율이 높은 데이터 경로 설계 방법론을 제안한다. 에너지, 처리시간, 그리고 면적간의 트레이드오프를 이해하기 위하여, 도메인 특성 모델링, coarse-grained 성능평가, 설계공간 조사, 그리고 로우-레벨 시뮬레이션 과정들을 통합한다. 도메인 특성 모델링 기술은 도메인의 특성에 따른 시스템 전체의 에너지 모에 영향을 미치는 여러 가지 구성요소와 파라미터들을 식별함으로써 하이-레벨 모델을 명시한다. 도메인이란 주어진 어플리케이션 커널의 알고리즘에 대응하는 아키텍쳐 패밀리이다. 하이-레벨 모델 또한 에너지, 처리시간 그리고 면적을 예측하는 함수들로 구성되어 트레이드오프 분석을 용이하게 한다. 설계 공간 조사(DSE)는 도메인에 명시된 설계 공간을 분석하여 설계 셋을 선택하도록 한다. 로우-레벨 시뮬레이션은 설계 공간 조사(DSE)에 의해 선택된 설계와 최종 선택된 설계의 정확한 성능평가를 위하여 사용된다. 본 논문에서 제안한 설계 방법은 매트릭스 곱셈에 대응하는 알고리즘과 아키텍쳐 패밀리를 사용한다. 제안된 방법에 의해 검증된 설계는 에너지, 처리시간과 면적간의 트레이드오프를 보인다. 제안된 설계 방법의 효율성을 보이기 위하여 Xilinx에서 제공되는 매트릭스 곱셈 커널과 비교하였다. 성능 비교 메트릭으로 평균 전력 밀도(E/AT)와 에너지 대 (면적 x 처리시간)비를 사용하였다. 다양한 문제의 크기에 대하여 Xilinx설계들과 비교하였을 때 제안한 설계 방법이 전력밀도(E/AT)에서 평균 $25\%$우수하였다. 또한 본 논문에 제안한 설계의 방법을 MILAN 프레임워크를 이용하여 구현하였다.

• 감성과학
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• 제5권4호
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• pp.77-84
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• 2002

범용 가상환경 프레임워크 NAVER를 제안하고, 이를 케이브기반 가상현실환경에 적용하여 자동차 시제품 평가 실험에 활용한 사례를 소개한다. NAVER는 다양한 가상현실 어플리케이션을 구현하기 위한 가상환경 프레임워크로, 확장성이 뛰어나고 재구성이 가능하다 NAVER는 Render Server, Control Server, 그리고 Device Server로 구성되어 있으며, 각 서버는 네트워크로 상호 통신하여 각각의 기능을 수행한다. NAVER는 XML 기반 스크립팅 언어를 지원하여 사용자가 자유롭게 가상환경의 여러 가지 객체와 인터랙션을 정의할 수 있도록 설계되었다. NAVER를 케이브 기반 가상현실환경에 적용하여 자동자 시제품평가 실험에 활용하였다. KIST의 케이브 기반 가상현실 환경은 4면의 정방형 스테레오 디스플레이 장치, 햅틱 암마스터 장비, 3차원 음향장비 등으로 구성되어 있어, 사용자에서 시각적인 측면에서 뿐만 아니라 촉각, 청각과 같은 여러 가지 측면에서 다중현실감을 제시할 수 있다. 자동차 시제품 평가 실험을 통하여 사용자가 실제 자동차가 아닌 가상의 자동차 시제품을 관찰하고, 만져보고, 주행해 봄으로써 더욱 높은 몰입감과 현실감으로 자동차 조작장치의 조작성을 평가할 수 있음을 입증하였다.

• 대한전자공학회논문지SD
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• 제44권9호
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• pp.10-17
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• 2007

기존의 트랜지스터 기반의 논리 연산자를 비휘발성 소자인 MTJ(Magnetic Tunneling Junction)로 대체하는 자기논리(magneto-logic) 회로는 그동안 기억 소자 분야에만 국한되어온 MTJ를 스핀전자공학 분야의 새로운 응용으로 논리 회로까지 확장하여 적용 가능하게 한다. 자기논리 회로는 회로 면적 면에서 우수하고 전원이 꺼져도 정보를 유지할 수 있는 장점을 가지고 있다. 또한, 불(Boolean) 연산을 수행함에 있어서 유연성을 보여, 단순히 입력을 바꾸는 것만으로도 한 MTJ 소자로 모든 논리 연산자를 구현 가능하게 한다. 이로써 물리적으로 완성된 회로 내에서, 재구성 가능한 자기논리 회로를 설계할 수 있다. 본 논문에서는 종래의 다층 입력 구조의 MTJ에 비해, 공정이 간단하고, 보다 유연한 함수 구현 능력을 갖는 단층 입력 구조의 새로운 MTJ 소자를 제안하며, 그 예로, 4비트 그레이 카운터를 설계하여 그 동작을 이전 논문에서 제안된 바 있는 macro-model을 보완 적용하여 검증하였다.

• 정보처리학회논문지A
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• 제16A권5호
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• pp.357-368
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• 2009

플래시 메모리와 하드디스크의 저장 공간 제약을 문제를 극복하기 위한 방법으로 모바일 IP 스토리지가 제안되었다. 모바일 IP 스토리지는 무선 IP 네트워크를 통하여 모바일 장치에 거의 무제한적인 저장 공간을 제공한다. 하지만, 모바일 IP 스토리지를 이용한 멀티미디어 컨텐츠 스트리밍 시 무선랜 장치의 지속적인 전력소모로 인해 모바일 장치의 배터리 수명이 급격히 감소하는 문제가 발생한다. 본 논문에서는 모바일 IP 스토리지를 통하여 멀티미디어 컨텐츠를 실행할 시에 무선랜 장치의 전력을 효율적으로 제어할 수 있는 기법을 제안한다. 제안된 기법은 선반입 버퍼 입출력 모듈, 무선랜 장치 전력제어 모듈, 선반입 버퍼 재구성 모듈로 구성되어 있다. 또한, 제안된 기법은 멀티미디어 컨텐츠의 품질에 적응적으로 선반입 버퍼의 크기를 자동적으로 결정하고 멀티미디어 컨텐츠가 실행되는 동안 On-Off 동작을 기반으로 무선랜 장치 전력 상태를 동적으로 제어한다. 제안된 기법의 성능을 임베디드 리눅스 2.6.11, 인텔 iSCSI 참조코드, 무선랜 장치를 이용하는 PXA270기반 모바일 장치 상에서 평가한다. 다양한 실험을 통하여 제안된 기법이 전력제어를 하지 않을 때에 비해 QVGA급 멀티미디어 컨텐츠 실행 시 무선랜 카드의 에너지 소모를 최대 8.5배 정도 감소시킴을 보인다.

• 한국컴퓨터정보학회논문지
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• 제18권11호
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• pp.1-12
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• 2013

멀티코어 프로세서에서 라스트 레벨 캐쉬는 코어와 메모리의 속도 차이를 줄여주는 역할을 하는 중요한 하드웨어 자원이다. 때문에 라스트 레벨 캐쉬의 효율적인 관리는 프로세서의 성능에 큰 영향을 미친다. 라스트 레벨 캐쉬를 구성하는 공유/비공유 캐쉬는 코어들이 공유하는 데이터와 각 코어의 독립된 데이터를 각각 적재한다. 최근 많은 연구를 통해 라스트 레벨 캐쉬 관리기법이 연구되었지만 주로 공유 캐쉬에 대한 연구만 이뤄지고 있으며 라스트 레벨 캐쉬의 비공유 캐쉬에 대한 연구는 아직 미약하다. 라스트 레벨 캐쉬의 비공유 캐쉬는 각 코어에 동일한 영역이 할당되기 때문에 코어별 작업량이 다를 경우 캐쉬 관리가 효과적이지 않다. 본 논문에서는 라스트 레벨 캐쉬 중 비공유 캐쉬의 효율적인 관리를 위해 코어 인지 캐쉬 교체 기법을 제안한다. 제안된 코어 인지 캐쉬 교체 기법은 비공유 캐쉬를 동적으로 재구성함으로써, 라스트 레벨 캐쉬의 적중률을 향상시킨다. 또한, 우리는 캐쉬 교체 기법의 성능 향상을 위해 2비트 포화 카운터를 적용하였다. 실험 결과 기존의 교체 기법과 비교하여 9.23%의 적중률 향상과 12.85%의 라스트 레벨 캐쉬 접근 시간 감소의 효과가 있었다.

• 감성과학
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• 제15권4호
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• pp.553-564
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• 2012

본 연구는 실물형 인터페이스 개념과 특징을 설명하고 있는 선행연구를 대상으로 실물형 인터페이스디자인에 대한 특성을 토출하여 이를 토대로 실물형 인터페이스 디자인 가이드라인을 제안하였다. 도출된 인터페이스 디자인 가이드 라인의 특성은 물리적 조작성, 기기의 용이성 및 편리성, 지각적 표현성, 상황인지 및 공간성, 그리고 사회적 상호작용으로 구분되었으며 25개의 세부항목이 추출되었다. 개발된 가이드라인은 사용자와의 상호작용 측면이 강조된 것으로 이를 실제공간의 체험형 전시물들에 적용하여 평가함으로써 현 실물형 인터페이스 디자인의 특성을 분석하였다. 조사대상으로 선정된 국립과학 박물관의 전시 설치물들 중 실물형 인터페이스 평가가 가능하다고 판단되는 15개의 설치물을 대상으로 개발된 디자인 가이드 라인에 따라 전문가 평가를 하였다. 평가결과 신체모션을 이용한 인터페이스에 대한 점수가 가장 높았으며 이들은 상황인지 및 공간성 영역에서 높은 평가를 받았다. 상황인지 및 공간성은 새로이 확장된 실물형 인터페이스 특성으로 최근 그 중요성이 강조되고 있다. 분석 결과 대부분의 설치물들은 버튼과 조이스틱 위주의 물리적 조작성을 제공하는 설치물이 가장 많았으나 향후 시각, 청각, 촉각 등의 다감각 인터페이스나 사용자가 직접 설치장치들을 재배열하는 인터렉션 개발 등이 필요하였다. 본 연구는 실물형 인터페이스 디자인을 평가할 수 있는 기준을 제시하였다는데 그 의의가 있으며 실물형 인터페이스디자인이 적용된 전시 설치물들이 개발되고 적용됨에 있어 발전 방향을 모색하는데 도움을 줄 것으로 기대한다. 향후 개발된 실물형 인터페이스 디자인 가이드 라인에 따라 전문가 평가뿐만 아니라 실제 사용자들을 대상으로 하는 사용자 경험 평가가 병행되어야 할 것이다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.975-976
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• 1993

This talk presents the overview of the author's research and development activities on fuzzy inference hardware. We involved it with two distinct approaches. The first approach is to use application specific integrated circuits (ASIC) technology. The fuzzy inference method is directly implemented in silicon. The second approach, which is in its preliminary stage, is to use more conventional microprocessor architecture. Here, we use a quantitative technique used by designer of reduced instruction set computer (RISC) to modify an architecture of a microprocessor. In the ASIC approach, we implemented the most widely used fuzzy inference mechanism directly on silicon. The mechanism is beaded on a max-min compositional rule of inference, and Mandami's method of fuzzy implication. The two VLSI fuzzy inference chips are designed, fabricated, and fully tested. Both used a full-custom CMOS technology. The second and more claborate chip was designed at the University of North Carolina(U C) in cooperation with MCNC. Both VLSI chips had muliple datapaths for rule digital fuzzy inference chips had multiple datapaths for rule evaluation, and they executed multiple fuzzy if-then rules in parallel. The AT & T chip is the first digital fuzzy inference chip in the world. It ran with a 20 MHz clock cycle and achieved an approximately 80.000 Fuzzy Logical inferences Per Second (FLIPS). It stored and executed 16 fuzzy if-then rules. Since it was designed as a proof of concept prototype chip, it had minimal amount of peripheral logic for system integration. UNC/MCNC chip consists of 688,131 transistors of which 476,160 are used for RAM memory. It ran with a 10 MHz clock cycle. The chip has a 3-staged pipeline and initiates a computation of new inference every 64 cycle. This chip achieved an approximately 160,000 FLIPS. The new architecture have the following important improvements from the AT & T chip: Programmable rule set memory (RAM). On-chip fuzzification operation by a table lookup method. On-chip defuzzification operation by a centroid method. Reconfigurable architecture for processing two rule formats. RAM/datapath redundancy for higher yield It can store and execute 51 if-then rule of the following format: IF A and B and C and D Then Do E, and Then Do F. With this format, the chip takes four inputs and produces two outputs. By software reconfiguration, it can store and execute 102 if-then rules of the following simpler format using the same datapath: IF A and B Then Do E. With this format the chip takes two inputs and produces one outputs. We have built two VME-bus board systems based on this chip for Oak Ridge National Laboratory (ORNL). The board is now installed in a robot at ORNL. Researchers uses this board for experiment in autonomous robot navigation. The Fuzzy Logic system board places the Fuzzy chip into a VMEbus environment. High level C language functions hide the operational details of the board from the applications programme . The programmer treats rule memories and fuzzification function memories as local structures passed as parameters to the C functions. ASIC fuzzy inference hardware is extremely fast, but they are limited in generality. Many aspects of the design are limited or fixed. We have proposed to designing a are limited or fixed. We have proposed to designing a fuzzy information processor as an application specific processor using a quantitative approach. The quantitative approach was developed by RISC designers. In effect, we are interested in evaluating the effectiveness of a specialized RISC processor for fuzzy information processing. As the first step, we measured the possible speed-up of a fuzzy inference program based on if-then rules by an introduction of specialized instructions, i.e., min and max instructions. The minimum and maximum operations are heavily used in fuzzy logic applications as fuzzy intersection and union. We performed measurements using a MIPS R3000 as a base micropro essor. The initial result is encouraging. We can achieve as high as a 2.5 increase in inference speed if the R3000 had min and max instructions. Also, they are useful for speeding up other fuzzy operations such as bounded product and bounded sum. The embedded processor's main task is to control some device or process. It usually runs a single or a embedded processer to create an embedded processor for fuzzy control is very effective. Table I shows the measured speed of the inference by a MIPS R3000 microprocessor, a fictitious MIPS R3000 microprocessor with min and max instructions, and a UNC/MCNC ASIC fuzzy inference chip. The software that used on microprocessors is a simulator of the ASIC chip. The first row is the computation time in seconds of 6000 inferences using 51 rules where each fuzzy set is represented by an array of 64 elements. The second row is the time required to perform a single inference. The last row is the fuzzy logical inferences per second (FLIPS) measured for ach device. There is a large gap in run time between the ASIC and software approaches even if we resort to a specialized fuzzy microprocessor. As for design time and cost, these two approaches represent two extremes. An ASIC approach is extremely expensive. It is, therefore, an important research topic to design a specialized computing architecture for fuzzy applications that falls between these two extremes both in run time and design time/cost. TABLEI INFERENCE TIME BY 51 RULES {{{{Time }}{{MIPS R3000 }}{{ASIC }}{{Regular }}{{With min/mix }}{{6000 inference 1 inference FLIPS }}{{125s 20.8ms 48 }}{{49s 8.2ms 122 }}{{0.0038s 6.4㎲ 156,250 }} }}