• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 가을 학술발표논문집 Vol.28 No.2 (3)
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• pp.31-33
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• 2001

전통적으로 스캔 설계 법칙 검사는 게이트 레벨에서 수행되었다. 그러나 RTL 설계와 합성 도구의 사용이 일반화되면서 게이트 레벨 회로의 검사는 합성 단계에서의 최적화와 스캔 설계 법칙 위배를 정정한 후의 최적화가 필요하여 많은 시간이 소요된다. RTL에서의 스캔 설계 법칙 검사는 이러한 문제를 해결할 수 있으며, 이것이 본 논문의 주제이다. 본 논문에서는 스캔 설계 법칙의 위배를 RTL 설계에서 검사할 수 있는 기법을 제안한다. 이 기법은 효과적인 설계 과정에 의해 설계 시간 을 단축할 수 있을 것이다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.78-85
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• 2008

네트워크 SoC 칩을 대상으로 SystemC를 이용한 High-level 설계 방법을 연구하였다. 실제 Verilog RTL 모델과 비교하여 깊이있는 Architecture 구조탐색과 정확한 SystemC 모델 cycle 검증을 토대로 하여 High-level 설계를 강조할 것이다. 대다수 High-level 설계와 접근방법과 다르게, SystemC 모델과 Verilog RTL 모델의 성능을 비교해 보고, SystemC-based platform을 검증하기 위해 On-chip test board 측정 데이터를 이용하였다. 이 논문에서는 High-level 설계기법이 RTL 모델과 같은 정확성을 얻을 수 있을 뿐만 아니라, RTL 모델보다 100배 이상 빠른 시뮬레이션 속도를 달성할 수 있음을 보여 주었다. 그리고, 아키텍처 구조탐색을 통해서 시스템 성능하락의 원인을 파악하고, 대안을 찾아보았다.

• 한국시뮬레이션학회논문지
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• 제10권3호
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• pp.15-30
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• 2001

Hybrid simulation may employ different types of simulation based on which models in different system types are developed. The simulation requires simulation time synchronization and data exchange between such simulators, which is called simulators interoperation. This paper develops such interoperable simulation environments for modeling and simulation of hybrid systems whose components consist of continuous and discrete event systems. The environments, one for centerized and the other for distribute, support interoperation between a discrete event simulator of DEVSim++ and a continuous simulator of MATLAB. The centerized environment, HDEVSim++, is developed by extending the sxisting DEVSim++ environment; the distributed environment, HDEVSimHLA, is developed using the HLA/RTl library. Verification of both environments is made and performance comparison between the two using a simple example is presented. .

• 전자공학회지
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• 제30권9호
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• pp.1002-1011
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• 2003

In this paper, we introduce an integrated SoC front-end design & verification environment which can be practically used in the embedded 32-bit processor-core SoC VLSI design. Our introduced SoC design & verification environment integrates two most important flows, such as the RTL power estimation and code coverage analysis, with the functional verification (chip validation) flow which is used in the conventional simulation-based design. For this, we developed two simulation-based inhouse tools, RTL power estimator and code coverage analyzer, and used them to adopt them to our RTL design and to increase the design quality of that. Our integrated design environment also includes basic design and verification flows such as the gate-level functional verification with back annotation information and test vector capture & replay environment.

• 한국음향학회지
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• 제40권3호
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• pp.213-218
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• 2021

입력과 출력에 동시에 잡음이 존재하는 경우 최소 자승법 보다는 완전 최소 자승법이 더 우수한 추정 성능을 보인다는 것이 알려져 있다. 완전 최소 자승법을 시계열 특성을 가지는 데이터에 적용할 경우 보다 실시간 성을 더하기 위해서 Recursive Total Least Squares(RTS) 알고리즘이 제안되어 있다. RTLS는 알고리즘 내에 존재하는 역행렬 계산에서 수치적인 불안정성을 지닌다. 본 논문에서는 RTLS와 유사한 수렴성을 지닐 뿐만 아니라 수치적 불안정성을 줄이기 위한 알고리즘을 제안한다. 이 알고리즘을 위해서 Iterative Wiener Filter(IWF)를 적용한 새로운 RTLS를 제안한다. 시뮬레이션을 통해서 수렴성이 기존의 RTLS와 유사할 뿐만 아니라 수치적 견실성이 기존 RTLS보다 향상되었다는 것을 보인다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권4호
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• pp.246-251
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• 2006

In this paper, we introduce an implementation method of the CBS (Cycle Base Simulator), which describes the operation of a DSP (Digital Signal Processor) at a pipeline cycle level. The CBS is coded with C++, and is verified by comparing the results from the CBS and HDL simulation of the DSP with the various test vectors and application programs. The CBS shows the data about the internal registers, status flags, data bus, address bus, input and output pin of the DSP, and also the control signals at each pipeline cycle. The developed CBS can be used in evaluating the performance of the target DSP before the RTL(Register Transfer Level) coding as well as a reference for the RTL level design.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 추계종합학술대회
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• pp.363-366
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• 2007

본 논문은 OFDM 시스템에서 주파수 옵셋을 제거하기 위한 회로를 Simulink로 설계하여 성능을 평가하고, FPGA 구현을 위해 System Generator로 설꼐하였다. System generator 모델을 바탕으로 HDL 코드를 생성하고, RTL schematic도 생성하였다. 그리고 Hardware Co-simulation 과정을 통해 Target Device에 로딩하여 성능 검증을 하였으며, 타이밍 해석과 resource량도 확인하였다.

• International Journal of Aeronautical and Space Sciences
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• 제18권4호
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• pp.675-687
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• 2017

In the aerospace industry, we have produced various models according to operational conditions and the environment after development of the base model is completed. Therefore, when design change is necessary, there are modification and updating costs of the circuit whenever environment variables change. For these reasons, recently, in various fields, system designs that can flexibly respond to changing environmental conditions using field programmable gate arrays (FPGAs) are attracting attention, and the rapidly changing aerospace industry also uses FPGAs to organize the system environment. In this paper, we design the controller area network (CAN) intellectual property (IP) protocol used instead of the avionics protocol that includes ARINC-429 and MIL-STD-1553, which are not suitable for small unmanned aerial vehicle (UAV) systems at the register transistor logic (RTL) level, which does not depend on the FPGA vender, and we verify the performance. Consequentially, a Spartan 6 FPGA model-based system on chip (SoC) including an embedded system is constructed by using the designed CAN communications IP and Xilinx Microblaze, and the configured SoC only recorded an average 32% logic element usage rate in the Spartan 6 FPGA model.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제11권1호
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• pp.92-99
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• 2005

본 논문에서는 SystemC를 이용하여 네트웍 SOC에 적용이 가능한 상위 계층 설계 방법을 제안한다. 본 방식은 실제 양산되고 있는 네트웍 SOC를 기준 플랫폼으로 하여 NAT 라우터에서 보다 높은 변환율을 얻기 위한 최적의 하드웨어 계수 결정을 목표로 한다. 네트웍 SOC에 내장된 고속 이더넷 MAC, 전용 I)MA, 시스템 모듈들은 트랜잭션 레벨에서 SystemC를 이용하여 모델링되었다. 고속 이더넷 제어기 모델은 실제 Verilog RTL의 동작을 사이클 단위로 측정한 결과를 토대로 동작이 세부 조정되었다. SystemC 환경의 NAT 변환율은 기준 플랫폼 검증 보드상의 측정 결과와 비교하여 $\pm$10% 이내의 오차를 보였고, RTL 시뮬레이션보다 100배 이상의 속도 이득을 보였다. 본 모델은 NAT 라우터에서 성능 저하의 원인을 찾는 SOC 구조 탐색을 위해 사용될 수 있다.

• 방송공학회논문지
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• 제18권6호
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• pp.927-934
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• 2013

본 논문에서는 ISDB-T (Integrated Services Digital Broadcasting-Terrestrial) 시스템을 기반으로 한 동기 방식의 OFDM 시스템에서 방송 시스템에서 중요한 지표가 되는 SNR (Signal to Noise Ratio) 추정기를 구현하고자 한다. 다양한 SNR 추정 방법 중 복잡도가 적어 ASIC 설계에 적합한 MSE (Mean Square Error) 알고리즘을 사용하여 ISDB-T 시스템의 OFDM 세그먼트를 구성하고 있는 요소 중 방송 정보 데이터를 사용하여 SNR을 추정하는 방법과 분산 파일럿 신호를 사용하여 SNR을 추정하는 방법을 각각 RTL(Register Transfer Level)로 구현하였다. 두 방법을 이상적인 채널인 AWGN (Additive White Gaussian Noise) 채널뿐만 아니라 SFN(Single Frequency Network) 채널 및 주파수 선택적 페이딩 채널과 같이 왜곡된 채널에서 모의실험을 통해 성능을 비교하고 RTL 구현을 통해 복잡도를 비교하여 분산 파일럿 신호를 사용하여 SNR을 추정하는 방법의 성능과 구현의 용이함을 보였다.