• JSTS:Journal of Semiconductor Technology and Science
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• 제4권3호
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• pp.196-203
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• 2004

A three-dimensional (3D) IC technology platform is presented for high-performance, low-cost heterogeneous integration of silicon ICs. The platform uses dielectric adhesive bonding of fully-processed wafer-to-wafer aligned ICs, followed by a three-step thinning process and copper damascene patterning to form inter-wafer interconnects. Daisy-chain inter-wafer via test structures and compatibility of the process steps with 130 nm CMOS sal devices and circuits indicate the viability of the process flow. Such 3D integration with through-die vias enables high functionality in intelligent wireless terminals, as vertical integration of processor, large memory, image sensors and RF/microwave transceivers can be achieved with silicon-based ICs (Si CMOS and/or SiGe BiCMOS). Two examples of such capability are highlighted: memory-intensive Si CMOS digital processors with large L2 caches and SiGe BiCMOS pipelined A/D converters. A comparison of wafer-level 3D integration 'lith system-on-a-chip (SoC) and system-in-a-package (SiP) implementations is presented.

• ETRI Journal
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• 제21권4호
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• pp.1-8
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• 1999

Thick metal 0.8${\mu}m$ CMOS technology on high resistivity substrate(RF CMOS technology) is demonstrated for the L-band RF IC applications, and we successfully implemented it to the monolithic 900 MHz and 1.9 GHz CMOS LNAs for the first time. To enhance the performance of the RF circuits, MOSFET layout was optimized for high frequency operation and inductor quality was improved by modifying the technology. The fabricated 1.9 GHz LNA shows a gain of 15.2 dB and a NF of 2.8 dB at DC consumption current of 15mA that is an excellent noise performance compared with the offchip matched 1.9 GHz CMOS LNAs. The 900 MHz LNA shows a high gain of 19 dB and NF of 3.2 dB despite of the performance degradation due to the integrating of a 26 nH inductor for input match. The proposed RF CMOS technology is a compatibel process for analog CMOS ICs, and the monolithic LNAs employing the technology show a good and uniform RF performance in a five inch wafer.

• 한국전자파학회논문지
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• 제21권4호
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• pp.427-432
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• 2010

셀룰러 시스템에서의 음영 지역 해소 및 전송 용량 증대를 위해 중계기의 중요성은 계속적으로 증가하고 있다. 그러나 RF 중계기는 중계된 전송 신호의 일부가 궤환되어 다시 수신 안테나에 수신되는 궤환 간섭 신호가 발생한다. 이런 문제를 해결하기 위하여 본 논문에서는 RF 중계기의 성능 개선을 위해 상관도를 적용한 Sign-Sign LMS(Least Mean Square)를 제안하였다. 기존 알고리즘의 제곱된 에러를 최소화하기 위해 가중치 벡터는 입력 신호와 오차 신호의 부호에 취하고, 이를 활용하여 갱신된다. 제안된 간섭 제거기는 기존 방식과 비교하여 MSE(Mean Square Error) 측면에서 최대 10 dB의 성능 이득을 가진다.

• 한국통신학회논문지
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• 제35권9C호
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• pp.735-742
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• 2010

본 논문에서는 다수의 송신 안테나와 수신 안테나를 갖는 RF 중계기를 위한 적응 간섭제거 알고리즘을 제안한다. 중계기에서 다수의 안테나를 사용하는 경우 송신 안테나와 수신 안테나간의 불완전한 격리로 인해 간섭이 발생하고, 궤환 간섭 경로는 MIMO (multi-input multi-output) 채널로 모델링된다. 이런 궤환 간섭을 제거하기 위해 적응 신호처리 기법에 기반하여 LMS (least mean square) 간섭제거 알고리즘과 RLS (recursive least squares) 간섭제거 알고리즘을 유도한다. 모의 실험을 통해 제안된 간섭 제거 알고리즘의 수렴 특성 및 정상 상태에서의 간섭 제거 성능을 비교한다.

• 대한전자공학회논문지SD
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• 제37권8호
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• pp.9-16
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• 2000

0.35m CMOS공정을 이용하여 MOSFET의 RF특성을 평가하였다. 채널길이(L-0.25~0.8m)와 채널폭(W=50~600m) 및 바이어스 전압의 변화에 따른 RF특성을 분석하였으며, 차단주파수$f_T$는 최대 22GHz, 최대공진주파수($f_{max}$)는 최대 28GHz의 값을 얻었다. 채널폭의 변화에 대해서 차단주파수는 영향을 받지 않았으며, 최대공진주파수는 감소하는 경향을 보였고, 채널길이 증가에 대해서는 차단주파수 및 최대공진주파수 모두 감소하는 경향을 나타내었다. 최소잡음지수는 채널폭이 증가할수록 감소하고 채널길이가 증가할수록 증가하는 경향을 얻었는데, 2GHz에서 최소 0.45dB의 값을 얻었다. 평가결과로부터 0.35m CMOS공정이 2GHz대역의 상업용 RFIC 구현에 충분한 RF특성을 보유하고 있음을 확인할 수 있었으며, 바이어스 및 채널폭과 길이변화에 대한 CMOS 트랜지스터의 RF 특성분석을 통하여 RF 회로설계에 대한 지침을 제시하였다.

• 한국전자파학회논문지
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• 제7권5호
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• pp.395-407
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• 1996

In this paper, we describe the crossover of the parasitic capacitance at the interconnections for the system miniature, analyse ground capacitance and mutual capacitance due to actually coupled line in the ICs or MCMs. From the results of deviding interconnection line with infinite parts, using Green's function with image charge method and moments, we could obtain 70% decrease of system runtime parasitic inductance because of simplicity of transforming formular.

• JSTS:Journal of Semiconductor Technology and Science
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• 제2권1호
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• pp.56-58
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• 2002

A closed form expression for the quality factor of the spiral inductor, methodologically, is presented as a function of the inductance ($L_{ind}$), metal-line width (W), spacing (S), inner and the diameter ($D_i$). For a given inductance, the dependences of quality factor on W, S, and $D_i$ are analyzed, and suggested the design optimization guidelines.

• 대한전자공학회논문지SD
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• 제37권6호
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• pp.50-56
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• 2000

초고주파에서 집적회로용 연결선(interconnect)에 PGS(Patterned Grouned Shield)를 적용하는 실험을 하였다. PGS는 신호선으로부터 비절연 실리콘 기판을 차폐시킴으로써 광대역에 걸쳐 전송선의 실리콘기판을 통한 전력손실을 크게 줄일 수 있음을 측정결과를 통해 보였다. 또한 PGS를 이용한 전송선의 특성을 분석하고 PGS가 전송선의 파장을 줄여주는 효과가 있음을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권4호
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• pp.303-317
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• 2013

Two novel clocking strategies for a high-speed multi-channel serializer-deserializer (SERDES) are proposed in this paper. Both of the clocking strategies are based on groups, which facilitate flexibility and expansibility of the SERDES. One clocking strategy is applicable to moderate parallel I/O cases, such as high density, short distance, consistent media, high temperature variation, which is used for the serializer array. Each group within the strategy consists of a full-rate phase-locked loop (PLL), a full-rate delay-locked loop (DLL), and two fixed phase alignment (FPA) techniques. The other is applicable to more awful I/O cases such as higher speed, longer distance, inconsistent media, serious crosstalk, which is used for the deserializer array. Each group within the strategy is composed of a PLL and two DLLs. Moreover, a half-rate version is chosen to realize the desired function of 1:2 deserializer. Based on the proposed clocking strategies, two representative ICs for each group of SERDES are designed and fabricated in a standard $0.18{\mu}m$ CMOS technology. Measurement results indicate that the two SERDES ICs can work properly accompanied with their corresponding clocking strategies.

• 전기전자학회논문지
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• 제7권2호
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• pp.172-180
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• 2003

CMOS RF IC에서 중요한 문제가 되는 입력 노드에의 기생 커패시턴스 추가 문제를 줄이기 위해, 2차원 소자 시뮬레이션 결과 및 그에 따른 분석을 기반으로, 표준 CMOS 공정에서 쉽게 제작 가능한 pnpn 싸이리스터 구조의 ESD 보호용 소자를 제안한다. 제안된 소자의 DC 항복특성을 일반적으로 사용되고 있는 보호용 NMOS 트랜지스터 경우와 비교 분석하여 제안된 소자를 사용하였을 경우의 이점을 입증한다. 시뮬레이션을 통해 제안된 소자에 의한 특성 향상을 보이고 이와 관련된 미케니즘들에 대해 설명한다. 또한 제안된 소자의 최적 구조를 정의하기 위해 소자구조에 따른 특성변화를 조사한다. ESD 보호용으로 제안된 소자를 사용할 경우 추가되는 기생 커패시턴스의 감소 정도를 보이기 위해 AC 시뮬레이션 결과도 소개한다. 본 논문의 분석 결과는, CMOS RF IC에서 ESD 보호용으로 제안된 소자를 사용할 경우 NMOS 트랜지스터를 사용할 경우와 대비, 동일한 ESD 강도를 유지하면서 입력노드에 추가되는 커패시턴스의 양을 1/40 정도로 줄일 수 있는 가능성을 보여준다.