• 대한전자공학회논문지SD
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• 제46권1호
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• pp.24-38
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• 2009

본 논문에서는 OCD(On-Chip Debugger)기반의 프로세서 디버거 구현한 것에 대해서 소개한다. 구현한 디버거는 프로세서 칩 내부에 내장에 내장해서 디버깅 기능을 하는 OCD로직과 심볼릭(Symbolic) 디버깅 기능을 지원하는 GNU 디버거 기반의 소프트웨어 디버거, 그리고 소프트웨어 디버거와 OCD를 연결해주고 고속 디버깅을 지원하는 인터페이스 & 컨트롤(Interface & Control) 블록으로 3개의 기능 블록으로 구성되어 있다. 디버거는 대상 프로세서에 OCD블록을 내장하여 소프트웨어 디버거를 이용해서 C/Assembly 레벨에서 디버깅이 가능하다. 디버깅 시스템(On-Chip Debugging System)은 FPGA로 구현된 32비트 RISC 타입 프로세서 코어에 OCD 블록을 내장해서 소프트웨어 디버거와 인터페이스 & 컨트롤 블록을 연동하여 동작을 검증하였다.

• 한국위성정보통신학회논문지
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• 제6권1호
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• pp.50-56
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• 2011

위성 탑재소프트웨어를 개발하는 과정에서 프로세서 에뮬레이터와 위성 시뮬레이터는 핵심 개발 툴로서, 탑재소프트웨어 개발/검증 전반에 사용하며 실제 하드웨어를 대체할 수 있는 수준까지 활용이 가능하다. 현재 한국항공우주연구원에서 개발하는 저궤도 위성의 경우 ERC32 프로세서를 사용하며 Aeroflex Gaisler에서 판매하는 TSIM-ERC32 에뮬레이터를 사용하여 탑재소프트웨어 시뮬레이터를 개발하여 탑재소프트웨어 개발 및 테스트에 사용하였으나, 실제 위성 시뮬레이터를 개발하는 과정에서 에뮬레이터 코어를 개발자가 원하는 방식으로 수정 및 변경할 수 없는 문제와 위성 시뮬레이터 연동 시 인터페이스를 쉽게 구현할 수 없는 문제가 발생한다. 본 논문에서는 이러한 문제들을 해결하기 위해 ERC32 코어를 정확히 에뮬레이션 할 수 있는 인터프리트 방식의 Cycle True 에뮬레이터 개발 방법에 대해서 기술하며 에뮬레이터를 이용한 RTOS 기반의 소프트웨어 개발 및 디버깅 환경에 대해서 설명한다.

• 한국정보통신학회논문지
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• 제21권7호
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• pp.1267-1275
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• 2017

NIST 표준에 정의된 이진체(binary field) 상의 233-비트 타원곡선을 지원하는 타원곡선 암호(elliptic curve cryptography; ECC) 프로세서를 설계하였다. 타원곡선 암호 시스템의 핵심 연산인 스칼라 점 곱셈을 수정형 Montgomery ladder 알고리듬을 이용하여 구현함으로써 단순 전력분석에 강인하도록 하였다. 점 덧셈과 점 두배 연산은 아핀(affine) 좌표계를 기반으로 유한체 $GF(2^{233})$ 상의 곱셈, 제곱, 나눗셈으로 구현하였으며, shift-and-add 방식의 곱셈기와 확장 유클리드 알고리듬을 이용한 나눗셈기를 적용함으로써 저면적으로 구현하였다. 설계된 ECC 프로세서를 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였다. $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과 49,271 GE로 구현되었고, 최대 345 MHz의 동작 주파수를 갖는다. 스칼라 점 곱셈에 490,699 클록 사이클이 소요되며, 최대 동작 주파수에서 1.4 msec의 시간이 소요된다.

• 대한전자공학회논문지SP
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• 제42권3호
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• pp.65-72
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• 2005

본 논문은 재료비의 절감을 위하여 저성능의 프로세서를 사용할 수 있도록 영상출력에 할당되는 프로세서 코어성능을 최대한 줄이고자 하는 것을 목적으로 한다. 본 논문은 저성능의 프로세서가 탑재된 전자앨범 기능의 모듈에 고해상도 영상출력 기능을 지원하기 위한 영상출력 시스템을 구현한다. 본 시스템은 영상데이터 처리부로부터의 15프레임의 HD 영상입력을 TV 시스템에서 사용 가능한 60프레임의 HD영상으로 출력하는 기능을 수행한다. 이 결과, 제안된 시스템은 프로세서 성능을 저프레임 영상출력에 해당하는 정도로 줄여줄 수 있으므로 이는 시스템의 비용 절감 및 다양한 부가기능 추가로 연결 되어진다. 결론적으로, 영상출력 시스템을 이용한 전자앨범 기능의 모듈 시스템을 개발하여 본 방식의 유효성을 확인한다.

• 대한전자공학회논문지SD
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• 제47권7호
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• pp.78-86
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• 2010

이 논문은 SDR 시스템용으로 개발된 기저대역 프로세서인 SODA-II를 활용하는데 필요한 프로그래밍 모델에 대한 것이다. SODA-II는 4개의 프로세서로 구성되는 멀티코어 시스템으로 한 코어에는 SIMD 데이터패스와 직렬 데이터패스가 모두 구현되어 있어 벡터 연산과 직렬 연산이 혼재하는 기저대역 신호처리 동작에 적합하다. SODA-II에 대한 프로그래밍 모델은 C 언어 라이브러리 형태를 가진다. 라이브러리 함수가 SODA-II의 SIMD 데이터패스를 구동시키는데 필요한 세부적인 제어동작을 모두 처리하므로 사용자는 SIMD 데이터패스 구조에 대한 자세한 이해 없이 기저대역 신호처리 알고리즘을 구현할 수 있다. 이 논문에서는 기저대역 신호처리의 핵심 연산들이 SODA-II에서 어떤 형태로 구현되는지 설명하고 응용의 예로 W-CDMA 다중 경로 탐색기와 OFDM 복호기 동작을 SODA-II에서 구현한 결과를 살펴본다.

• 융합신호처리학회논문지
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• 제12권4호
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• pp.315-321
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• 2011

선박이나 함정에서 일반적으로 사용되는 SONAR 신호용 CRT 모니터 디스플레이 시스템은 벡터 주사 방식을 사용한다. 그래서 시스템의 처리회로가 복잡하고, 부품 생산이 폐쇄되어 부품 수급이 어렵고 가격이 고가이다. FPGA 기반 임베디드 프로세서 시스템은 회로를 단순화함과 더불어 코어설계를 쉽게 재구성함으로써 각종 응용 적용에 유연하고, 저가격대로 고속 성능을 제공한다. 본 논문은 기존 CRT시스템의 문제점을 극복하기 위해서 FPGA 임베디드 프로세서 시스템을 사용하여 SONAR 신호 LCD 디스플레이 시스템을 구현하였다. 제안한 접근법은 기존 시스템에 비해 X-Y 편향과 CRT 제어 블록을 FPGA 임베디드 프로세서 시스템으로 대체함으로써 시스템 구성의 단순성과 유연성을 확보할 수 있고, 또한 저가격화를 가능하게 한다. 구현된 시스템은 SONAR 신호를 실시간으로 획득하고 LCD에 디스플레이하는 것이 가능하다.

• 한국통신학회논문지
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• 제23권6호
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• pp.1409-1418
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• 1998

최근의 오디오 압축 알고리듬은 다양한 코딩 기법을 조합하여 사용하고 있다. 이들은 DSP 작업(DSP task), 제어 작업(controller task), 그리고 혼합 작업(mixed task)으로 나눌 수 있다. 기존의 DSP 프로세서들은 이들 중 DSP 작업만을 효율적으로 설계되어 있어 제어작업이나 혼합작업에 대해서는 자원을 효율적으로 활용하지 못하는 단점이 있다. 본 논문에서는 기존의 DSP 프로세서가 가지는 DSP 작업에 대하여 고성능을 그대로 유지하면서 제어작업과 혼합작업에서도 좋은 성능을 가지는 새로운 구조를 제안하고 구현하였다. 제안된 프로세서 YSP-3는 4개의 실행 유닛 (곱셈기, 2개의 ALU, 메모리 접근 유닛)을 병렬로 배치한 후 4-way 수퍼스칼라명령어 구조를 사용하여 각 우ㅠ닛을 독립적으로 사용할 수 있도록 하였다. 제안된 구조는 일반적인 DSP 알고리듬과 AC-3 디코딩 알고리듬을 실행하여 성능을 평가하였다. 마지막으로 VHDL을 통해 $0.6\$\mu$textrm{m}$-3ML 표준셀 기술로 합성한 후 Compass상에서 모의실험으로 통해 33MHz의 시스템 클럭에 대해 최대 지연시간 상황에서 실시간 동작을 확인하였다.

• 한국정보통신학회논문지
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• 제12권11호
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• pp.2031-2038
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• 2008

무선 USB 시스템의 호스트-디바이스 간에 4-way handshake 상호 인증을 위한 PRF(Pseudo Random Function)-256, PRF-64 및 데이터 암/복호 기능을 수행하는 저면적 고속 인증/보안 프로세서 (WUSB_Sec) IP를 설계하였다. PRF-256과 PRF-64는 CCM(Counter mode with CBC-MAC) 연산을 기반으로 구현되며, CCM은 AES(Advanced Encryption Standard) 암호 코어 2개를 사용하여 CBC 모드와 CTR 모드가 병렬로 처리되도록 설계되었다. WUSB_Sec 프로세서의 핵심 블록인 AES 암호 코어는 합성체 GF$(((2^2)^2)^2)$ 연산 기반의 S-Box로 설계되었으며, SubByte 블록과 키 스케줄러가 S-Box를 공유하도록 설계하여 약 10%의 면적을 감소시켰다. 설계된 WUSB_Sec IP는 약 25,000 게이트로 구현되었으며, 120MHz에 서 동작하여 480Mbps의 성능을 갖는다.

• 지구물리와물리탐사
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• 제21권4호
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• pp.213-219
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• 2018

본 연구에서는 제온 파이 x200 프로세서를 이용하여 3차원 파동 전파 모델링을 수행하고 기존의 제온 CPU를 사용한 경우와 병렬 연산 성능을 비교하였다. 제온 파이 1세대 프로세서인 제온 파이 나이츠 코너 보조프로세서와 달리 제온 파이 2세대 프로세서인 x200 프로세서는 직접 운영체제 실행이 가능하므로 내장 메모리와 주메모리 사이의 추가적인 통신이 필요 없다. 또한 제온 파이 x200 프로세서는 대용량 주메모리와 고대역폭 메모리를 이용하여 대규모 컴퓨팅을 독립적으로 실행할 수 있다. 병렬 연산 성능 비교를 위해 MPI (Message Passing Interface)와 OpenMP (Open Multi-Processing)를 이용해 모델링을 수행하였다. SEG/EAGE 암염돔 모델을 이용한 수치 실험 결과 제온 파이에서 다량의 연산 코어와 고대역폭 메모리를 이용해 12 코어 CPU 대비 2.69 ~ 3.24배 우수한 모델링 성능을 얻을 수 있었다.

• 한국컴퓨터정보학회논문지
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• 제17권8호
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• pp.1-10
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• 2012

본 논문에서는 휴대용 초음파 영상의 고성능 및 저전력 처리를 위해 멀티미디어 전용 명령어를 내장한 매니코어의 디자인 공간 탐색 방법론을 제안한다. 이를 위해서 멀티미디어 확장 명령어로 인한 서브워드 병렬처리 방식을 적용한 프로그램과 적용하지 않은 프로그램의 성능을 비교하여 에너지 효율 및 면적효율을 측정하였다. 모의실험 결과, MMX 형태 명령어를 사용한 프로그램은 베이스라인 프로그램 보다 $256{\times}256$ 해상도에서 실행시간은 평균 3.16배, 에너지 효율은 평균 8.13배, 면적 효율은 평균 3.16배의 향상을 보였다. $240{\times}320$ 해상도와 $240{\times}400$ 해상도에서는 각각 실행시간 평균 2.16배, 2.25배, 에너지 효율은 4.04배 4.34배, 면적 효율은 2.16배, 2.25배 향상되었다. 더불어 이러한 MMX 형태 명령어를 포함한 매니코어의 프로세싱 엘리먼트 (Processing Element: PE) 개수 및 메모리 사이즈를 변화시키면서 각 초음파 영상의 해상도별로 최적의 시스템 면적 및 에너지 효율을 보이는 PE 구조를 탐색하였다.