• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2008년도 춘계종합학술대회 A
• /
• pp.105-110
• /
• 2008

식각 형상비에 의해 경사형 스페이스를 갖는 도핑 산화막을 이용한 LDD 영역을 갖도록 제작한 다결정 TFT의 새로운 구조를 제안한다. 소자 특성의 신뢰성을 위해 수소($H_2$)와 수소/플라즈마 처리 공정으로 다결정 실리콘에 수소 처리시킨 n-채널 다결정 실리콘 TFT 소자를 제작하였다. 소자에 최대 누설전류의 게이트 전압 조건에서 소자에 스트레스를 인가시켰다. 게이트 전압 스트레스 조건에 의해 야기되는 열화 특성인자들은 드레인 전류, 문턱전압($V_{th}$), 부-문턱전압 기울기(S), 최대 전달 컨덕턴스($g_m$), 그리고 파워인자 값을 측정/추출하였으며, 수소처리 공정이 소자 특성의 열화 결과에 미치는 관계를 분석하였다. 특성 파라미터의 분석 결과로써, 수소화 처리시킨 n-채널 다결정 실리콘 박막 트랜지스터에서 열화특성의 원인들은 다결정 실리콘/산화막의 계면과 다결정 실리콘의 그레인 경계에서 실리콘-수소 본드의 해리에 의한 현수 본드의 증가이었다. 이 증가가 소자의 핫-캐리어와 결합으로 개선된 열화 특성의 원인이 되었다. 따라서 새로 제안한 다결정 TFT의 구조는 제작 공정 단계가 간단하며, 소자 특성에서 누설전류가 드레인 영역 근처 감소된 수평 전계에 의해 감소되었다.

• 한국재료학회지
• /
• 제4권8호
• /
• pp.855-860
• /
• 1994

Polycide구조로서의 Ta-silicide박막을 제작하고 Polysilicon기판에 주입된 불순물 양의 변화가 Ta-silicide형성에 미치는 영향을 조사하였다. RTA처리시 Ta silicide상은 불순물 양의 증가($1 \times 10^{13}\to 5 \times 10^{15}$/ions/$\textrm{cm}^2$)에 관계없이 $800^{\circ}C$에서 형성되기 시작하여 $1000^{\circ}C$이후 안정한 silicide박막을 형성하였다. 그러나 XRD분석결과 불순물 양이 증가할수록 Ta-silicide상의 intensity는 감소하는 경향을 나타내었고 또 SEM(cross sectional view)분석결과 silicide 형성초기온도인 $800^{\circ}C$에서는 불순물 양이 많은 시편에서 silicidation이 활발히 진척되지 못하였음을 관찰할 수 있었다. 이후 열처리 온도가 증가하면서 이러한 차이는 적어져 $1000^{\circ}C$에서는 불순물의 증가에 따른 영향이 미세해짐을 알 수 있었다. 따라서 주입된 불순물 양의 증가($1 \times 10^{13}\to 5 \times 10^{15}$/ions/$\textrm{cm}^2$)는 Ta-silicide형성시 고온에서는 큰 영향을 미치지 못하나 silicide형성초기온도에서 silicidation을 감소시키는 것으로 생각된다.

• 한국산학기술학회논문지
• /
• 제13권2호
• /
• pp.926-933
• /
• 2012

일반적으로 비료용 인산은 황산과 인광석의 분해반응에 의해 생산되는데 이 반응은 발열반응으로써 온도가 상승하게 되면 생산수율 저하의 문제점이 따른다. 이를 해결하기 위해 인산제조공정에서는 불산(HF)과 사불화규소(SiF4)가 함유된 증기(vapor, $80^{\circ}C$)를 배출시키는 진공냉각기(vacuum cooler)를 운영하고 있으나, 이 과정에서 냉매 및 폴리실리콘 원료로 활용가능한 귀중한 자원(불소 & 규소)들이 버려지고 있다. 본 연구는 인산제조공정 부산물인 규불산(H2SiF6)으로 회수하기 위한 기초 실험연구로서, 불소회수 후 인산슬러리 내 불소 농도변화를 분석하여 규불산 회수가능량을 예측하였다. 회수 후 불소농도는 약 0.12wt% 감소하였고, 대상 비료공장의 생산규모를 고려할 경우 불소 회수가능량은 약 5,509 톤/년이었다. 한편 현장에서, 규불산의 농도는 0.35wt%에서 7.33wt%까지 농축되었고, 진공냉각기로부터 배출되는 증기유량은 $51,000m^3/hr$이었다. 또한 Pilot실험을 통한 불소 회수효율은 76.74%로 나타나, 실제 회수할 수 있는 규불산량은 5,340 톤/년으로 추정되었다.

• 한국재료학회지
• /
• 제8권7호
• /
• pp.634-640
• /
• 1998

HBr을 이용한 트렌치 식각시 식각 방지막의 형성과 이들이 결함 생성 및 분포에 미치는 영향을 고분해능 투과전자현미경을 이용하여 연구하였다. $O_2$ 및 다른 첨가 가스로 $SiO_xF_y$, $SiO_xBr_y$ 등의 식각 방지막을 표면에 형성시켜 벽면 undercut을 방지하고 표면의 거칠기를 감소할 수 있었으며, 이후의 트렌치 채움 공정에서 void 가 없는 잘 채원진 구조를 얻을 수 있었다. 형성된 식각 방지막은 격자 결함의 생성 및 이들의 분포에 영향을 미쳤다. 대부분의 식각 유도 결함들은 트렌치 바닥의 가장자리에서 $10\AA$ 이내의 깊이로 분포하였으며, 잔류막의 두께에 의존하였다. 두꺼운 잔류막층 아래로는 결함들이 거의 사라졌으며, 결함층의 깊이와 잔류막 두께는 대체로 반비례하는 것을 나타났다. 기판 내에 존재하는 결정학적인 결함들은 식각종의 입사각이나 에너지에 의존하는 반면에,식각된 표면에서 관찰되는 결함들은 트렌치 식각동안 형성되는 이러한 잔류막의 두께에 크게 의존하는 것으로 나타났다.

• 전자공학회논문지D
• /
• 제36D권11호
• /
• pp.56-62
• /
• 1999

Flash EEPROM에서 칩 전체나 또는 칩의 한 블록에 속에 있는 모든 셀들의 소거는 Fowler-Nordheim (FN) 터널링 방식을 사용하여 일괄적으로 수행되고 있다. 이러한 FN 터널링에 의한 소거는 self-limited 공정이 아니기 때문에 일부의 셀들이 심하게 과소거되는 문제가 자주 발생하고 있다. 본 논문에서는 이러한 과소거 문제를 해결하기 위한 부유게이트의 최적 도핑 농도에 관하여 연구하였다. 이러한 연구를 위하여 다양한 도핑 농도를 갖는 n-type MOSFET과 MOS 커패시터를 제작하였고, 이 소자들의 전기적인 특성들을 측정 및 분석하였다. 실험 결과, 부유게이트의 도핑 농도가 충분히 낮다면 ($1.3{\times}10^{18}/cm^3$ 이하) 과소거가 방지될 수 있음을 볼 수 있었다. 이는, 소거시 부유게이트에 저장되었던 전자들의 대부분이 빠져나가면 부유게이트에 공핍층이 형성되어 부유게이트와 소스 사이의 전압 차가 감소하고 따라서 소거가 자동적으로 멈추기 때문이라고 판단된다. 반면에 부유게이트의 도핑 농도가 너무 낮을 경우 ($1.3{\times}10^{17}/cm^3$ 이하)에는 문턱 전압과 gm의 균일도가 크게 나빠졌는데, 이는 부유게이트에서 segregation으로 인한 불순물의 불균일한 손실에 의한 것이로 판단된다. 결론적으로 Flash EEPROM에서 과소거 현상을 방지하고 균일한 문턱 전압과 gm을 갖기 위한 최적의 부유게이트의 도핑 농도는 $1.3{\times}10^{17}/cm^3$에서 $1.3{\times}10^{18}/cm^3$의 범위인 것으로 발견되었다.

• 마이크로전자및패키징학회지
• /
• 제13권1호통권38호
• /
• pp.1-5
• /
• 2006

반도체 메모리 소자의 스피드 향상을 위해 저저항 배선층을 채용하는 방안으로 70 nm-두께의 아몰퍼스실리콘과 폴리실리콘 기판부에 $TiSi_2$ 타켓으로 각각 80 nm 두께의 TiSix 복합실리콘을 스퍼터링으로 증착한 후 RTA $800^{\circ}C$-20sec 조건으로 실리사이드화 처리하고 사진식각법으로 선폭 $0.5{\mu}m$의 배선층을 만들었다. 배선층에 대해 다시 각각 $750^{\circ}C-3hr,\;850^{\circ}C-3hr$의 부가적인 안정화 열처리를 실시하였으며, 이때의 면저항의 변화는 four-point probe로 실리사이드층의 미세구조와 수직단면 두께 변화를 주사전자현미경과 투과전자현미경으로 관찰하였다. 아몰퍼스실리콘 기판인 경우 후속열처리에 따른 결정화 진행과 함께 급격한 면저항의 증가가 확인되었고, 이 원인은 결정화 과정에서 실리콘과 복합티타늄실리사이드 층과의 상호확산으로 표면 공공(void)을 형성한 것으로 미세구조 관찰에서 확인되었다. 따라서 복합티타늄실리사이드의 하지층의 종류와 열처리 조건을 바꾸어 저저항 또는 고저항 실리사이드를 조절하여 제작하는 것이 가능하여 복합 $TiSi_2$를 저저항 배선층 재료로 채용할 수 있음을 확인하였다.

• 대한전자공학회논문지SD
• /
• 제42권6호
• /
• pp.23-30
• /
• 2005

본 논문에서는 다양한 에미터 금속 재료를 이용하여 산화된 다공질 폴리실리콘(Oxidized Porous Poly-Silicon) 전계방출 소자를 제조하였으며 에미터 금속의 열처리 효과가 산화된 다공질 폴리실리콘 전계방출소자의 특성에 미치는 영향을 조사하였다. 다양한 에미터 금속 중 구동전극을 가진 Pt/Ti 에미터 전극을 $300^{\circ}C$-1hr 열처리한 경우 전자방출 효율은 $V_{ps}$=12 V에서 최대 $2.98\%$의 효율을 나타내었으며, $350^{\circ}C$-1hr 열처리한 경우 $V_{ps}$=16V에서 $3.37\%$의 가장 높은 효율을 나타내었다. 이는 열처리 공정을 통해 OPPS 전계방출 소자 표면에 다수의 결정립 경계와 무수히 많은 미세한 다공질 간의 흡착성의 개선으로 인한 면 저항 감소에 의한 것을 알 수 있다. OPPS 전계 방출 소자를 디스플레이소자로 적용하기 위해 형광체 발광 특성을 조사해 본 결과, $900^{\circ}C$-50min 산화 후 Pt/Ti(5nm/2nm) 에미터 전극을 사용하여 제조된 OPPS 전계 방출 소자의 경우 15 V에서 3600 cd/$m^2$, 20 V에서 6260 cd/$m^2$의 상대적으로 높은 휘도를 나타내었다. 열처리는 Ti층과 OPPS 간의 흡착성을 개선시키고 에미터 전극에 고른 전계를 가하는 중요한 역할을 한다.

• 대한전자공학회논문지SD
• /
• 제42권9호
• /
• pp.1-8
• /
• 2005

최근 Mobile용 RF ICs 적용을 위한 RF CMOS 기술과 함께 핵심 기술로 SiGe Heterojunction Bipolar Transistor (HBT) 소자 개발의 중요성이 증대되고 있다. 본 논문은 현재 5GHz 동작 수준의 RF제품에서 주로 사용되는 기술인 $0.35\{mu}m$ 설계 Rule을 적용하여 $f_{max}$ 50GHz에서 동작하는 SiGe BiCMOS 기술 개발에 대한 내용을 논의한다. 본 SiGe HBT에 사용하는 에피막 성장 기술은 Trapezoidal Ge base profile 및 non-selective 방식이고, 에미터 RTA 조건 및 SiGe HBT base에 대한 Vertical Profile 최적화를 수행하였다. hFE 100, $f_{T}\;45GHz,\;NF_{min}\;0.8dB$ 수준으로 우수한 특성 및 기술 경쟁력을 갖는 SiGe BiCMOS 공정 개발 및 양산 기술을 확보하였다. 또한, 기존의 0.35um설계 Rule공정 target떼 부합되는 CMOS소자를 포함시켰으며, RF용 Passive소자로 높은 Q값을 갖는 MIM capacitor(1pF, Q>80), Inductor(2nH $Q\~$l2.5)를 제공하였다

• 한국진공학회지
• /
• 제2권2호
• /
• pp.246-254
• /
• 1993

DRAM 커패시터에서 축정용량을 증대시키기 위한 기초연구로서 2가지 방법을 시도하였다. 첫째로, 커패시터의 유효 표면적을 증대시키기 위해 HSG(hemispherical grain)와 rugged 형태의 표면형상을 갖는 폴리실리콘 전극을 저압 화학기상증착법을 이용하여 제잘하였다. 그 결과 기존의 평평한 폴리실리콘 전극에 비하여 유효면적이 증대된 폴리실리콘 전극이 형성되었다. 둘째로, 고유 전상수를 갖는 $Ta_2O_5$ 박막을 각각의 전극에 플라즈마 화학기상증착법으로 증착시키고 후열처리한 후 전기적 특성변화를 조사하였다. MIS(metal-insulator-semiconductor) 구조의 커패시터를 제작하여 전기적 특성을 측정한 결과, HSG와 rugged 형상의 표면을 갖는 전극에서 기존의 평평한 표면을 갖는 전극에 비하여 축전용량은 1.2~1.5배까지 증대하였으나, 주설전류는 표면적의 증가에 따라 함께 증가함을 보였다. TDDB 특성에서도 HSG와 rugged 형상의 표면을 갖는 전극들이 평평한 표면형상에 비하여 더 열화되었음을 보여주었다. 이상과 같은 결과는 $Ta_2O_5$ 유전박막을 이용한 차세대 DRAB 커패시터 연구에 기초자료로 이용될 수 있을 것으로 본다.

• 센서학회지
• /
• 제10권5호
• /
• pp.292-303
• /
• 2001

본 연구에서는 수평형 전계 방출 소자를 제작하고 그 특성을 측정하였다. 이를 진공자장 센서에 이용하기 위하여 Lorentz 원리를 응용하여 센서를 설계하고 제작하였다. $POCl_3(10^{20}cm^{-3})$ 도핑된 다결정 실리콘을 전계 방출 소자의 음극 및 양극 재료로 이용하였으며 그 두께는 각각 $2\;{\mu}m$였다. PSG(두께 $2\;{\mu}m$)를 희생층으로 사용하여 최종 단계에서 불산을 이용하여 제거하고 승화건조법을 이용하여 소자의 기판 점착 현상을 방지하였다. 제작된 소자를 유리기판 #1 위에 silver paste로 고정시키고 Cr 전극 패드와 와이어본딩 한 뒤 진공내에서 양극접합공정을 이용하여 소자를 $1.0{\times}10^{-6}\;Torr$에서 진공 실장하였다. 실장 후 게터를 활성화하여 내부진공도를 향상시켰다. 이렇게 패키징된 소자는 두달여 기간 동안 특별한 특성저하 없이 잘 동작되었으며 그 이상의 기간에 대해서는 확인하지 못하였다. 패키징된 자장 센서는 패키징하기 전 진공챔버 내에서 보인 특성치와 별다른 차이 없이 잘 동작되었으며 단지 약간의 전류 감소 현상만이 관찰되었다. 측정된 센서의 감도는 약 3%/T로서 작은 값이었으나 그 가능성을 확인할 수는 있었다.