• 대한환경공학회지
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• 제34권7호
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• pp.473-479
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• 2012

하수재이용은 부족한 수자원 문제를 해결할 수 있는 대표적인 대안으로 주목을 받고 있다. 본 연구에서는 하수재이용수의 공급시 관망내에서 일어날 수 있는 관의 부식과 수질변화에 대한 연구를 모형관망을 이용하여 수행하였다. 관 재질은 아연도강관(GSP), 주철관(CIP), 스테인레스강관(STSP), PVC관(PVCP)을 이용하였고, 하수재이용수와 수돗물을 각각 공급하여 비교 및 평가하였다. 하수재이용수를 모형관망에 공급하는 루프테스트를 수행한 결과, 관 재질별 시편의 무게 감소량은 CIP > GSP > STSP ${\approx}$ PVCP의 순으로 나타났다. 또한, 하수재이용수는 수돗물과 비교하여 부식속도가 높게 나타났는데, CIP의 경우, 하수재이용수의 초기 부식속도가 3.511 mdd, 수돗물은 2.064 mdd를 나타내었고, 90일간의 부식속도는 하수재이용수 0.833 mdd, 수돗물 0.294 mdd를 나타내었다. 또한, GSP도 하수재이용수의 초기 부식속도가 2.703 mdd, 수돗물은 2.499 mdd를 나타내었고, 90일간의 부식속도는 하수재이용수 0.349, 수돗물 0.248 mdd로 CIP에서 나타난 경향과 유사하였으며, 시간이 지남에 따라 부식속도가 감소하는 경향을 나타내었다. 루프테스트를 수행하는 과정에서 관 재질별로 하수재이용수의 수질변화를 관찰한 결과, 암모니아성 질소의 경우, 부식이 크게 발생한 CIP 및 GSP에서 부식이 발생하지 않은 STSP 및 PVCP와 비교하여 질산염으로 전환되는 비율이 월등히 높았고, 부식생성물이 가장 많은 CIP에서 질산성 질소의 탈질이 가장 높게 일어나는 현상을 관찰할 수 있었다. 또한, CIP에서는 SRB (Sulfur Reducing Bacteria)에 의한 황산이온의 소모가 나타났으며, EDS (Energy Dispersive X-ray spectrometer System) 분석 결과 MIC (Microbiologically Induced Corrosion)가 있었음을 확인할 수 있었다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.975-976
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• 1993

This talk presents the overview of the author's research and development activities on fuzzy inference hardware. We involved it with two distinct approaches. The first approach is to use application specific integrated circuits (ASIC) technology. The fuzzy inference method is directly implemented in silicon. The second approach, which is in its preliminary stage, is to use more conventional microprocessor architecture. Here, we use a quantitative technique used by designer of reduced instruction set computer (RISC) to modify an architecture of a microprocessor. In the ASIC approach, we implemented the most widely used fuzzy inference mechanism directly on silicon. The mechanism is beaded on a max-min compositional rule of inference, and Mandami's method of fuzzy implication. The two VLSI fuzzy inference chips are designed, fabricated, and fully tested. Both used a full-custom CMOS technology. The second and more claborate chip was designed at the University of North Carolina(U C) in cooperation with MCNC. Both VLSI chips had muliple datapaths for rule digital fuzzy inference chips had multiple datapaths for rule evaluation, and they executed multiple fuzzy if-then rules in parallel. The AT & T chip is the first digital fuzzy inference chip in the world. It ran with a 20 MHz clock cycle and achieved an approximately 80.000 Fuzzy Logical inferences Per Second (FLIPS). It stored and executed 16 fuzzy if-then rules. Since it was designed as a proof of concept prototype chip, it had minimal amount of peripheral logic for system integration. UNC/MCNC chip consists of 688,131 transistors of which 476,160 are used for RAM memory. It ran with a 10 MHz clock cycle. The chip has a 3-staged pipeline and initiates a computation of new inference every 64 cycle. This chip achieved an approximately 160,000 FLIPS. The new architecture have the following important improvements from the AT & T chip: Programmable rule set memory (RAM). On-chip fuzzification operation by a table lookup method. On-chip defuzzification operation by a centroid method. Reconfigurable architecture for processing two rule formats. RAM/datapath redundancy for higher yield It can store and execute 51 if-then rule of the following format: IF A and B and C and D Then Do E, and Then Do F. With this format, the chip takes four inputs and produces two outputs. By software reconfiguration, it can store and execute 102 if-then rules of the following simpler format using the same datapath: IF A and B Then Do E. With this format the chip takes two inputs and produces one outputs. We have built two VME-bus board systems based on this chip for Oak Ridge National Laboratory (ORNL). The board is now installed in a robot at ORNL. Researchers uses this board for experiment in autonomous robot navigation. The Fuzzy Logic system board places the Fuzzy chip into a VMEbus environment. High level C language functions hide the operational details of the board from the applications programme . The programmer treats rule memories and fuzzification function memories as local structures passed as parameters to the C functions. ASIC fuzzy inference hardware is extremely fast, but they are limited in generality. Many aspects of the design are limited or fixed. We have proposed to designing a are limited or fixed. We have proposed to designing a fuzzy information processor as an application specific processor using a quantitative approach. The quantitative approach was developed by RISC designers. In effect, we are interested in evaluating the effectiveness of a specialized RISC processor for fuzzy information processing. As the first step, we measured the possible speed-up of a fuzzy inference program based on if-then rules by an introduction of specialized instructions, i.e., min and max instructions. The minimum and maximum operations are heavily used in fuzzy logic applications as fuzzy intersection and union. We performed measurements using a MIPS R3000 as a base micropro essor. The initial result is encouraging. We can achieve as high as a 2.5 increase in inference speed if the R3000 had min and max instructions. Also, they are useful for speeding up other fuzzy operations such as bounded product and bounded sum. The embedded processor's main task is to control some device or process. It usually runs a single or a embedded processer to create an embedded processor for fuzzy control is very effective. Table I shows the measured speed of the inference by a MIPS R3000 microprocessor, a fictitious MIPS R3000 microprocessor with min and max instructions, and a UNC/MCNC ASIC fuzzy inference chip. The software that used on microprocessors is a simulator of the ASIC chip. The first row is the computation time in seconds of 6000 inferences using 51 rules where each fuzzy set is represented by an array of 64 elements. The second row is the time required to perform a single inference. The last row is the fuzzy logical inferences per second (FLIPS) measured for ach device. There is a large gap in run time between the ASIC and software approaches even if we resort to a specialized fuzzy microprocessor. As for design time and cost, these two approaches represent two extremes. An ASIC approach is extremely expensive. It is, therefore, an important research topic to design a specialized computing architecture for fuzzy applications that falls between these two extremes both in run time and design time/cost. TABLEI INFERENCE TIME BY 51 RULES {{{{Time }}{{MIPS R3000 }}{{ASIC }}{{Regular }}{{With min/mix }}{{6000 inference 1 inference FLIPS }}{{125s 20.8ms 48 }}{{49s 8.2ms 122 }}{{0.0038s 6.4㎲ 156,250 }} }}

• 전자공학회논문지
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• 제50권7호
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• pp.122-130
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• 2013

본 논문에서는 주로 고속 디지털 통신시스템 응용을 위해 고해상도, 저전력 및 소면적을 동시에 만족하는 45nm CMOS 공정으로 제작된 4단 파이프라인 구조의 12비트 100MS/s ADC를 제안한다. 입력단 SHA 회로에는 높은 입력 주파수를 가진 신호가 인가되어도 12비트 이상의 정확도로 샘플링할 수 있도록 게이트-부트스트래핑 회로가 사용된다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 높은 신호스윙을 얻기 위해 이득-부스팅 구조의 2단 증폭기를 사용하며, 넓은 대역폭과 안정적인 신호정착을 위해 캐스코드 및 Miller 주파수 보상기법을 선택적으로 적용하였다. 채널길이 변조현상 및 전원전압 변화에 의한 전류 부정합을 최소화하기 위하여 캐스코드 전류 반복기를 사용하며, 소자의 부정합을 최소화하기 위하여 전류 반복기와 증폭기의 단위 넓이를 통일하여 소자를 레이아웃 하였다. 또한, 제안하는 ADC에는 전원전압 및 온도 변화에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 다양한 시스템에 응용이 가능하도록 하였다. 제안하는 시제품 ADC는 45nm CMOS 공정으로 제작되었으며 측정된 DNL 및 INL은 각각 최대 0.88LSB, 1.46LSB의 값을 가지며, 동적성능은 100MS/s의 동작속도에서 각각 최대 61.0dB의 SNDR과 74.9dB의 SFDR을 보여준다. 시제품 ADC의 면적은 $0.43mm^2$ 이며 전력소모는 1.1V 전원전압 및 100MS/s 동작속도에서 29.8mW이다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.75-85
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• 2009

본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.

• 한국수자원학회논문집
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• 제53권9호
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• pp.661-670
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• 2020

최근 지진재해의 규모가 점차 증대됨에 따라 세계적으로 개별 시설물에 대한 내진성능평가와 관련한 연구가 다수 진행되고 있다. 상수도 시스템은 타 기반 시설에 비해 설치범위가 광범위하고 그 구성요소가 다양해 고려할 것이 많아 지진에 대한 안정성을 정확하고 효과적으로 확보하기 힘든 실정이다. 따라서 지진을 대비한 상수도 시스템의 내진성능 평가 방안을 연구하고 개발할 필요가 있다. 지진에 의한 상수도 시스템의 내진성능을 평가하기 위해 지반운동예측식(Ground Motion Prediction Equation, GMPE)이 활용된다. GMPE는 지진 규모 등과 같은 독립변수 와 PGV (Peak Ground Velocity), PGA (Peak Ground Acceleration)와 같은 지반운동 등을 고려하여 산정하게 된다. 우리나라에서 발생된 높은 강도의 지진 데이터는 현재까지 많이 축적되지 않아 특정 지진에 국한된 데이터를 활용하여 GMPE를 결정하는 등의 연구가 진행되었다. 본 연구에서는 우리나라에서 계측된 지진 데이터를 활용하여 국내 지진 모의에 적합한 GMPE를 선정하고자 하였으며, 이를 위해 기존 국내 지진을 기반으로 산정된 GMPE식을 분석하고 그 결과를 제시하였다. 본 연구를 통해 결정된 적정 GMPE는 상수도관망의 수리학적 내진성능 평가에 직접적으로 활용 가능하다. 즉, 파손확률 모형과의 연계를 통한 지진시 관로 파손률의 정량화가 가능하며, 파손 및 누수에 의한 단수지역 파악 등과 같은 피해범위 산정시 보다 객관적이며 합리적인 결과 도출이 가능하다. 최종적으로 이와 같은 내진 성능 정량화 결과는 지진재해가 발생하였을 경우 그 피해를 최소화할 수 있는 최적 복구방안 마련과 선제적 관망 내진설계의 기준 자료로 활용될 수 있다.

• 전자공학회논문지
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• 제53권3호
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• pp.46-55
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• 2016

본 논문에서는 IF 대역의 고속 신호처리 시스템 응용을 위해 높은 동적성능을 가지는 13비트 100MS/s ADC를 제안한다. 제안하는 ADC는 45nm CMOS 공정에서 동작 사양을 최적화하기 위해 4단 파이프라인 구조를 기반으로 하며, 광대역 고속 샘플링 입력단을 가진 SHA 회로는 샘플링 주파수를 상회하는 높은 주파수의 입력신호를 적절히 처리한다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 넓은 신호범위를 얻기 위해 이득-부스팅 회로 기반의 2단 증폭기 구조를 가지며, 바이어스 회로 및 증폭기에 사용되는 소자는 부정합을 최소화하기 위해 동일한 크기의 단위 소자를 반복적으로 사용하여 설계하였다. 한편, 온-칩 기준전류 및 전압회로에는 배치설계 상에서 별도의 아날로그 전원전압을 사용하여 고속 동작 시 인접 회로 블록에서 발생하는 잡음 및 간섭에 의한 성능저하를 줄였다. 또한, 미세공정상의 잠재적인 불완전성에 의한 성능저하를 완화하기 위해 다양한 아날로그 배치설계 기법을 적용하였으며, 전체 ADC 칩은 $0.70mm^2$의 면적을 차지한다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.77LSB, 1.57LSB의 값을 가지며, 동적성능은 100MS/s 동작 속도에서 각각 최대 64.2dB의 SNDR과 78.4dB의 SFDR을 보여준다. 본 시제품 ADC는 $2.0V_{PP}$의 넓은 입력신호범위를 처리하는 동시에 IF 대역에서 높은 동적성능을 확보하기 위해 사용공정상의 최소 채널 길이가 아닌 긴 채널 기반의 소자를 사용하며, 2.5V의 아날로그 전압, 2.5V 및 1.1V 두 종류의 디지털 전원전압을 사용하는 조건에서 총 425.0mW의 전력을 소모한다.

• 대한토목학회논문집
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• 제42권6호
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• pp.815-824
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• 2022

발전소의 주요시설 중 발전 시스템 냉각용으로 사용되는 순환수는 순환수 취수부(Circulation Water Intake Basin)를 통해 공급된다. 순환수 취수부 중 흡입수조(Pump Sump)에서 발생하는 다양한 형태의 와류는 순환수펌프(Circulation Water Pump) 및 관로에 악영향을 미친다. 특히, 공기의 흡입을 동반한 자유표면 와류는 진동, 소음, 공동현상 등을 발생시켜 순환수펌프의 성능 저하, 관로의 손상을 일으키며 발전이 중단되는 주요 원인이 된다. 따라서 수리모형 실험을 통해 순환수 취수부에 대한 수리특성을 반드시 확인하고, 와류 발생 시 와류를 제어할 수 있는 적절한 와류제어장치(Anti Vortex Device)를 적용하여 원활한 발전소 운영이 가능하도록 해야 한다. 자유표면 와류 저감을 위해 와류제어장치 중커튼월(Curtain Wall)을 사용하는 것이 일반적이며, 자세한 내용은 American National Standard for Pump Intake Design에서 기술하고 있다. 본 연구에서는 리비아 Tripoli West 4×350 MW 발전소의 순환수 취수부를 대상으로 하였으며, 실제 운영조건을 적용하고, 수리모형 실험을 통해 순환수 취수부 중 흡입수조에서 발생하는 와류제어장치의 와류저감 효과를 분석하였다. 또한, 수중와류 제어를 위해 플로어 스플리터(floor splitter)는 기본적으로 적용하였고, 자유표면에서 발생하는 와류제어를 위해 새로운 형태인 컬럼 커튼월(Column Curtain Wall)을 추가적으로 적용하여 효과를 확인하였다. 본 연구에서는 일반적으로 적용되었던 커튼월에 새로 개발한 컬럼 커튼월을 추가적으로 적용하여 수리특성을 분석한 결과, 균일한 흐름이 형성되면서 와류가 제어되는 것을 확인하였다. 또한, 순환수펌프 관로 내에서 발생하는 와류각도는 ANSI/HI 9.8의 설계기준인 5° 이하로 나타나 흐름의 안정성을 확인하였다.

• 지능정보연구
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• 제24권1호
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• pp.205-225
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• 2018

Convolutional Neural Network (ConvNet)은 시각적 특징의 계층 구조를 분석하고 학습할 수 있는 대표적인 심층 신경망이다. 첫 번째 신경망 모델인 Neocognitron은 80 년대에 처음 소개되었다. 당시 신경망은 대규모 데이터 집합과 계산 능력이 부족하여 학계와 산업계에서 널리 사용되지 않았다. 그러나 2012년 Krizhevsky는 ImageNet ILSVRC (Large Scale Visual Recognition Challenge) 에서 심층 신경망을 사용하여 시각적 인식 문제를 획기적으로 해결하였고 그로 인해 신경망에 대한 사람들의 관심을 다시 불러 일으켰다. 이미지넷 첼린지에서 제공하는 다양한 이미지 데이터와 병렬 컴퓨팅 하드웨어 (GPU)의 발전이 Krizhevsky의 승리의 주요 요인이었다. 그러므로 최근의 딥 컨볼루션 신경망의 성공을 병렬계산을 위한 GPU의 출현과 더불어 ImageNet과 같은 대규모 이미지 데이터의 가용성으로 정의 할 수 있다. 그러나 이러한 요소는 많은 도메인에서 병목 현상이 될 수 있다. 대부분의 도메인에서 ConvNet을 교육하기 위해 대규모 데이터를 수집하려면 많은 노력이 필요하다. 대규모 데이터를 보유하고 있어도 처음부터 ConvNet을 교육하려면 많은 자원과 시간이 소요된다. 이와 같은 문제점은 전이 학습을 사용하면 해결할 수 있다. 전이 학습은 지식을 원본 도메인에서 새 도메인으로 전이하는 방법이다. 전이학습에는 주요한 두 가지 케이스가 있다. 첫 번째는 고정된 특징점 추출기로서의 ConvNet이고, 두번째는 새 데이터에서 ConvNet을 fine-tuning 하는 것이다. 첫 번째 경우, 사전 훈련 된 ConvNet (예: ImageNet)을 사용하여 ConvNet을 통해 이미지의 피드포워드 활성화를 계산하고 특정 레이어에서 활성화 특징점을 추출한다. 두 번째 경우에는 새 데이터에서 ConvNet 분류기를 교체하고 재교육을 한 후에 사전 훈련된 네트워크의 가중치를 백프로퍼게이션으로 fine-tuning 한다. 이 논문에서는 고정된 특징점 추출기를 여러 개의 ConvNet 레이어를 사용하는 것에 중점을 두었다. 그러나 여러 ConvNet 레이어에서 직접 추출된 차원적 복잡성을 가진 특징점을 적용하는 것은 여전히 어려운 문제이다. 우리는 여러 ConvNet 레이어에서 추출한 특징점이 이미지의 다른 특성을 처리한다는 것을 발견했다. 즉, 여러 ConvNet 레이어의 최적의 조합을 찾으면 더 나은 특징점을 얻을 수 있다. 위의 발견을 토대로 이 논문에서는 단일 ConvNet 계층의 특징점 대신에 전이 학습을 위해 여러 ConvNet 계층의 특징점을 사용하도록 제안한다. 본 논문에서 제안하는 방법은 크게 세단계로 이루어져 있다. 먼저 이미지 데이터셋의 이미지를 ConvNet의 입력으로 넣으면 해당 이미지가 사전 훈련된 AlexNet으로 피드포워드 되고 3개의 fully-connected 레이어의 활성화 틀징점이 추출된다. 둘째, 3개의 ConvNet 레이어의 활성화 특징점을 연결하여 여러 개의 ConvNet 레이어의 특징점을 얻는다. 레이어의 활성화 특징점을 연결을 하는 이유는 더 많은 이미지 정보를 얻기 위해서이다. 동일한 이미지를 사용한 3개의 fully-connected 레이어의 특징점이 연결되면 결과 이미지의 특징점의 차원은 4096 + 4096 + 1000이 된다. 그러나 여러 ConvNet 레이어에서 추출 된 특징점은 동일한 ConvNet에서 추출되므로 특징점이 중복되거나 노이즈를 갖는다. 따라서 세 번째 단계로 PCA (Principal Component Analysis)를 사용하여 교육 단계 전에 주요 특징점을 선택한다. 뚜렷한 특징이 얻어지면, 분류기는 이미지를 보다 정확하게 분류 할 수 있고, 전이 학습의 성능을 향상시킬 수 있다. 제안된 방법을 평가하기 위해 특징점 선택 및 차원축소를 위해 PCA를 사용하여 여러 ConvNet 레이어의 특징점과 단일 ConvNet 레이어의 특징점을 비교하고 3개의 표준 데이터 (Caltech-256, VOC07 및 SUN397)로 실험을 수행했다. 실험결과 제안된 방법은 Caltech-256 데이터의 FC7 레이어로 73.9 %의 정확도를 얻었을 때와 비교하여 75.6 %의 정확도를 보였고 VOC07 데이터의 FC8 레이어로 얻은 69.2 %의 정확도와 비교하여 73.1 %의 정확도를 보였으며 SUN397 데이터의 FC7 레이어로 48.7%의 정확도를 얻었을 때와 비교하여 52.2%의 정확도를 보였다. 본 논문에 제안된 방법은 Caltech-256, VOC07 및 SUN397 데이터에서 각각 기존에 제안된 방법과 비교하여 2.8 %, 2.1 % 및 3.1 %의 성능 향상을 보였다.