• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 추계학술대회 논문집 Vol.17
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• pp.207-209
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• 2004

Currently, for satisfying the needs of scaled MOSFET's a high quality thin oxide dielectric is desired because the properties of conventional $SiO_2$ film are not acceptable for these very small sized transistors. As an alternative gate dielectric have drawn considerable alternation due to their superior performance and reliability properties over conventional $SiO_2$, to obtain the superior characteristics of ultra thin dielectric films, $N_2O$ grown thin oxynitride has been proposed as a dielectric growtuanneal ambient. In this study the authors observed process characteristics of $N_2O$ grown thin dielectric. In view points of the process characteristics of MOS capacitor, the sheet resistance of 4.07$[\Omega/sq.]$, the film stress of $1.009e^{10}[dyne/cm^2]$, the threshold voltage$(V_t)$ of 0.39[V], the breakdown voltage(BV[V]) of 11.45[V] was measured in PMOS. I could achieve improved electrical characteristics and reliability for deep submicron MOSFET devices with $N_2O$ thin oxide.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2010년도 하계학술대회 논문집
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• pp.14-14
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• 2010

A high voltage current sensing circuit for LED driver IC is designed and verfied by Cadence SPECTRE simulations. The current mirror pair, power and sensing MOSFETs with size ratio of K, is used in our on-chip current sensing circuit. Very low drain voltages of the current mirror pair should be matched to give accurate current sensing, so a folded-cascode opamp with a PMOS input pair is used in our design. A high voltage high side LDMOST switch is used between the current sensing circuit and power MOSFET to protect the current sensing circuit from the high output voltage. Simulation results using 0.35um BCD process show that current sensing is accurate with properly frequency compensated opamp.

• 전기전자학회논문지
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• 제23권4호
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• pp.1309-1313
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• 2019

본 논문에서는 Gate grounded NMOS(GGNMOS)와 Gate grounded Lateral insulated gate bipolar transistor(GGLIGBT), Silicon Controlled Rectifier(SCR), 그리고 제안된 ESD 보호 소자에 대한 전기적 특성을 비교 및 분석하였다. 우선 각 소자에 대한 I-V 특성 곡선을 시뮬레이션 함으로써 트리거 전압과 홀딩 전압을 확인하였다. 그 후에 각 소자에 대한 HBM 4k 시뮬레이션을 통해서 감내 특성을 확인하였다. HBM 4k 시뮬레이션 결과, 제안된 ESD 보호소자의 최대 온도가 GGNMOS와 GGLIGBT와 SCR에 비해서 낮기 때문에 그만큼 감내 특성이 개선되었다고 할 수 있으며, 이는 신뢰성 측면에서 우수한 ESD 보호소자임을 의미한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권4호
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• pp.402-409
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• 2013

An innovative application of voltage-contrast (VC) inspection allowed inline detection of NMOS leakage in dense SRAM cells is presented. Cell sizes of SRAM are continual to do the shrinkage with bit density promotion as semiconductor technology advanced, but the resulting challenges include not only development of smaller-scale devices, but also intra-devices isolation. The NMOS leakage caused by the underneath n+/P-well shorted to the adjacent PMOS/N-well was inspected by the proposed electron-beam (e-beam) scan in which VC images were compared during the in-line process step of post contact tungsten (W) CMP (Chemical Mechanical Planarization) instead of end-of-line electrical test, which has a long response time. A series of experiments based on the mechanism for improving the intra-well isolation was performed and verified by the inline VC inspection. An optimal process-integration condition involved to the tradeoff between the implant dosage and photo CD was carried out.

• 한국ITS학회 논문지
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• 제4권2호
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• pp.73-79
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• 2005

본 논문에서는 3가지 형태의 CMOS 직교 신호 발생 전압 제어 발진기를 설계 및 제작하여 위상 잡음 특성을 비교하였다. 첫 번째 구조는 PMOS를 이용하여 두개의 Colpitts 발진기를 구성한 후 이를 상호 결합시킨 구조이다. 두 번째와 세번째 구조는 각각 일반적인 LC VCO와 펼형 콜피츠 구조에 주파수 2분주기를 연결하여 직교신호를 얻는 구조이다. 모의실험 결과 콜피츠 구조를 사용한 구조가 LC 발진기를 사용하였을 때에 비해 위상 잡음 특성이 6 dB 이상 개선되었다.

• Transactions on Electrical and Electronic Materials
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• 제18권5호
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• pp.257-260
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• 2017

In this paper, we present the design of a 4.5 V low dropout (LDO) voltage regulator implemented in the 130 nm CMOS process. The design uses a two-stage cascaded operational transconductance amplifier (OTA) as an error amplifier, with a body bias technique for reducing dropout voltages. PMOS is used as a pass transistor to ensure stable output voltages. The results show that the proposed LDO regulator has a dropout voltage of 32.06 mV when implemented in the130 nm CMOS process. The power dissipation is only 1.3593 mW and the proposed circuit operates under an input voltage of 5V with an active area of $703{\mu}m^2$, ensuring that the proposed circuit is suitable for low-power applications.

• Journal of Electrical Engineering and Technology
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• 제3권4호
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• pp.566-570
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• 2008

Vertical nanowire SGFETs(Surrounding Gate Field Effect Transistors) provide full gate control over the channel to eliminate short channel effects. This paper presents design and characterization of a differential pair amplifier using NMOS and PMOS SGFETs with a 10nm channel length and a 2nm channel radius. The amplifier dissipates $5{\mu}W$ power and provides 5THz bandwidth with a voltage gain of 16, a linear output voltage swing of 0.5V, and a distortion better than 3% from a 1.8V power supply and a 20aF capacitive load. The 2nd and 3rd order harmonic distortions of the amplifier are -40dBm and -52dBm, respectively, and the 3rd order intermodulation is -24dBm for a two-tone input signal with 10mV amplitude and 10GHz frequency spacing. All these parameters indicate that vertical nanowire surrounding gate transistors are promising candidates for the next generation high speed analog and VLSI technologies.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 제39회 하계학술대회
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• pp.1399-1400
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• 2008

본 논문에서는 TSMC 0.18um 공정을 이용하여 2.45GHz 대역에서 동작하는 RFID 리더에 적용 할 수 있는 전압제어 발진기를 설계하였다. 위상 잡음 특성 향상을 위해 PMOS, NMOS 소자를 대칭으로 구성한 complementary cross-coupled LC 발진기 구조로 설계 하였고 MOS 배렉터를 이용하여 주파수를 가변 하였다. 또한 공정에서 사용되는 인덕터에 차폐 도체면(PGS:Patterned Ground Shield) 구조를 삽입했을 때 인덕터의 품질계수가 약 5.82% 향상되었고. 이에 따른 위상 잡음은 1MHz offset 주파수에서 PGS를 삽입하지 않는 구조에서는 -102.666dBc/Hz 이며, PGS 구조를 삽입한 구조는 -104.328dBc/Hz로 약1.662dBc 정도의 성능이 향상 되었다. 전압제어 발진기 Core 사이즈는 900um ${\times}$ 590um이고 주파수 가변 범위는 배렉터 전압 1.2${\sim}$2.1V에서 249MHz로 11.4% 특성을 보였다. 1.8V공급전압에서 5.76mW의 전력소모를 보였다.

• 한국IT서비스학회지
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• 제16권2호
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• pp.61-83
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• 2017

It is well known that PMO (Project Management Office)s are effective for successful project performance. Since it takes a long time to develop PMO capability, many public organizations and companies that do not have internal PMOs are increasingly relying on outsourcing of PMO functions in order to introduce mature PMO capabilities in a short period of time. However, it is not verified yet whether outsourced PMO is more effective than internal PMO or not. The objective of this study is to verify the effectiveness of PMO outsourcing. There are many different definitions about PMO function, and even the same PMO function may have different effectiveness depending on the Industry. Thus, this study redefined the PMO functions and Project Performance based on the past studies, and conducted research by focusing on the ICT (Information and Communication Technology) industry. The ICT industry is an important industry economically and has been attracting global attention recently. This study is the first attempt to prove the effectiveness of outsourcing of PMO function in Korea. We found that PMO function outsourcing is effective for certain aspects of project performance, particularly technical support and infrastructure management. Overall, PMO outsourcing is usually more effective than internal PMO for improving project performance. The results of this study are expected to contribute to the development of PMO theories and practices.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.374-374
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• 2012

반도체 소자의 크기가 100 nm 이하로 감소되면 통상적인 이온 주입 조건인 이온 에너지, 조사량 및 이온 주입 각도뿐만 아니라 Dose Rate 및 모재 온도가 Dopant Profile을 조절하는 데에 있어서 매우 중요한 인자로 작용한다. 본 연구에서는 Ribbon-beam 및 Spot-beam을 사용하여 활성화 열처리 후 Dopant Profile을 분석하였다. 이온 주입은 모든 시편에서 $BF_2$를 가속 에너지 10 keV 및 조사량 $2{\times}10^{15}/cm^2$로 고정하였다. 이온 주입 후 도펀트 활성화는 100% 질소 분위기 하에서 $850^{\circ}C$-30s 조건으로 RTA 열처리를 수행하였다. Boron 및 Fluorine의 Profile은 SIMS 분석을 통하여 구하였다. Spot-beam은 Ribbon-Beam에 비하여 Dose Rate 및 Cooling Efficiency가 높기 때문에 이온 주입 후 더욱 많은 양의 Primary-defect를 발생시키고 이에 따라 두꺼운 비정질 충을 형성한다. $BF_2$ 이온 주입 된 시편에서 B 및 F의 농도 Peak-height는 a/c 계면에 위치하는 것을 관찰하였다. 또한 B 및 F의 농도 Peak-height는 Silicon 모재의 온도가 증가할수록 증가하는 것을 관찰하였다. Silicon 모재의 온도가 증가함에 따라 Active-area의 면저항이 변화하지 않는 상태에서 Vt (Threshold Voltage)가 급격히 감소함을 관찰 하였다. 비정칠 층의 두께가 증가할수록 a/c 계면 하단에 잔존하는 Residual-defect의 양이 감소하고 이는 측면확산을 감소시키는 역할을 한다는 것이 관찰되었다.