• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2006년도 하계학술대회
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• pp.179-182
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• 2006

This paper introduce a different-type voltage-controlled oscillator (VCO) for PLL frequency synthesizer, And also the architecture of a high speed low-power-consumption CMOS dual-modulus frequency divider is presented. It provides a new approach to high speed operation and low power consumption. The proposed circuits simulate in 0.35 um CMOS standard technology.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2013년도 전력전자학술대회 논문집
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• pp.457-458
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• 2013

본 논문은 Simulink 모델을 기반으로 하여 FPGA 알고리즘을 설계하는 과정을 구현하였다. Simulink 모델은 SRF-PLL 제어기법을 적용하였으며, Simulink 모델은 기본적으로 부동소수점으로 구성된다. 그러나 FPGA 구현에 필요한 VHDL 코드는 고정 소수점 변환이 필요하므로, 부동 소수점 모델을 고정 소수점으로 변환하고 두 연산 기법의 시뮬레이션 결과를 비교분석하였다.

• 한국인터넷방송통신학회논문지
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• 제12권5호
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• pp.1-9
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• 2012

본 논문은 레이더 시스템에 적용되는 고성능 PLL 주파수 합성기를 설계하고, 그 성능을 분석하였다. 소형화제작을 위해 PLL 간접합성방식을 적용하였으며, 광대역특성에서 우수한 위상잡음과 고속의 주파수합성시간을 갖기 위해 offset 방식의 PLL에 DDS를 기준신호로 설계 하였다. 또한, offset PLL에서 고속의 주파수 변환을 위해 DAC를 이용하여 coarse tune을 적용하였다. 이러한 구조에서의 성능 예측을 위해 각각의 잡음원에 대해 모델링을 적용하여 출력위상잡음을 예측하였으며, 제작결과와 비교 분석하였다. 그 결과 simulation과 측정결과가 일치함을 확인하였으며, 100KHz 옵셋 주파수에서 -126dBc/Hz의 우수한 위상잡음 특성과 10usec 이내의 고속의 주파수변환시간을 갖는 항공기용 레이더 주파수합성기를 설계하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제7권1호
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• pp.11-19
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• 2007

This paper presents two novel compensation circuits for leakage current and power supply noise (PSN) in phase locked loop (PLL) using a nanometer CMOS technology. The leakage compensation circuit reduces the leakage current of the charge pump circuit which becomes more serious problem due to the thin gate oxide and small threshold voltage in nanometer CMOS technology and the PSN compensation circuit decreases the effect of power supply variation on the output frequency of VCO. The PLL design is based on a 32nm predictive CMOS technology and uses a 0.9V power supply voltage. The simulation results show that the proposed PLL achieves a 88% jitter reduction at 440MHz output frequency compared to the PLL without leakage compensator and its output frequency drift is little to 20% power supply voltage variations. The PLL has an output frequency range of $40M{\sim}725MHz$ with a multiplication range of 11023, and the RMS and peak-to-peak jitter are 5ps and 42.7ps, respectively.

• Journal of Power Electronics
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• 제17권3호
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• pp.704-715
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• 2017

For three-phase synchronization applications, the synchronous reference frame phase-locked loop (SRF-PLL) is probably the most widely used technique due to its ease of implementation and satisfactory phase tracking performance under ideal grid conditions. However, under unbalanced and distorted grid conditions, its performance tends to worsen. To deal with this problem, a variety of filtering stages have been proposed and used in SRF-PLLs for the rejection of disturbance components at the cost of degrading the dynamic performance. In this paper, to improve dynamic performance without compromising the filtering capability, an effective hybrid filtering stage is proposed and incorporated into the inner loop of a quasi-type-1 PLL (QT1-PLL). The proposed filtering stage is a combination of a moving average filter (MAF) and a modified delay signal cancellation (DSC) operator in cascade. The time delay caused by the proposed filtering stage is smaller than that in the conventional MAF-based and DSC-based PLLs. A small-signal model of the proposed PLL is derived. The stability is analyzed and parameters design guidelines are given. The effectiveness of the proposed PLL is confirmed through experimental results.

• 대한전자공학회논문지SD
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• 제46권7호
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• pp.61-67
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• 2009

본 논문에서는 0.25-$\mu$m 디지털 CMOS공정으로 제작된 UHF대역 RFID를 위한 무선통신용 쿼드러처(Quadrature) 출력이 가능한 Integer-N방식의 PLL 주파수 합성기를 설계 및 제작하여 측정하였다. Integer-N 방식의 주파수 합성기의 주요 블록인 쿼드러처 전압제어 발진기(Voltage Controeld Oscillator, VCO)와 위상 주파수 검출기(Phase Frequency Detector, PFD), 차지 펌프(Charge Pump, CP)를 설계하고 제작하였다. 전압제어발진기는 우수한 위상노이즈 특성과 저전력 특성을 얻기 위해 LC 공진기를 사용하였으며 전압제어 가변 캐패시터는 P-channel MOSFET의 소스와 드레인 다이오드를 이용하여 설계되었으며 쿼드러처 출력을 위해 두 개의 전압제어발진기를 서로 90도 위상차를 가지도록 설계하였다. 주파수 분주기는 프리스케일러(Pre-scaler)와 아날로그 디바이스사의 칩 ADF4111을 사용하였으며 루프 필터는 3차 RC필터로 설계하여 측정하였다. 측정결과 주파수 합성기의 RF 출력 전력은 50옴 부하에서 -13dBm이고, 위상 잡음은 100KHz offset 주파수에서 -91.33dBc/Hz 이었으며, 동작 주파수영역은 최소 930MHz에서 최대 970MHz이고 고착시간은 약 600$\mu$s이다.

• 대한전자공학회논문지SD
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• 제44권3호
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• pp.52-58
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• 2007

본 논문은 FPD(Flat Panel Display)용 TCON(Timing Controller) 칩의 PLL에 관한 것이다. 최근 TCON에서는 $8\sim135MHz$의 넓은 주파수 영역 동작을 위한 PLL을 요구하고 있다. 이것을 만족시키기 위하여, 새로운 구조의 V-I 변환기 회로를 설계하였다. 새로운 구조의 V-I 변환기는 VCO의 동작 주파수 범위를 결정하는 최소/최대 전류 비율을 최대한 증가시켰고 또한 VCO의 선형성도 보장하였다. 측정 결과 $8\sim135MHz$내에서 100ps 근처의 RMS 지터을 가짐으로 FPD용 TCON칩의 IP로 적합한 특성을 가지게 되었다. 설계된 회로는 TSMC 0.25um 1-poly 3-metal CMOS 공정으로 구현하였으며, 2.5V 공급 전원에서 $8\sim135MHz$로 동작하도록 설계 하였다.

• 전기전자학회논문지
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• 제23권3호
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• pp.800-804
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• 2019

본 논문은 2.4 GHz 대역의 IoT용 주파수합성기를 위한 이중-루프 구성의 서브-샘플링 디지털 PLL을 소개한다. PLL은 초기에 주파수 분주기를 사용하는 coarse locking을 수행하며, 이 후 최종적으로는 주파수 분주기를 사용하지 않는 서브-샘플링 방식의 fine locking loop로 스위칭하게 된다. DTC를 사용하여 양자화 에러 제거를 수행하며 이를 통해 특정 타이밍 범위를 갖는 고해상도 TDC를 사용함으로써 낮은 인-밴드 위상잡음 특성을 가질 수 있다. 본 논문에서는 또한 coarse loop와 fine loop간의 위상 오프셋을 제거하기 위한 보정 회로를 제안하였다. Coarse locking이 진행되는 동안 fine loop의 위상 에러를 예측하고, 이를 다시 coarse loop에 보상함으로써 빠른 락킹 타임과 안정적인 동작을 확보하였다. 회로는 SystemVerilog 및 Verilog 언어로 모델링 및 Register-Transfer Level (RTL) 수준으로 설계 되었으며 시뮬레이션을 통해 충분히 그 동작이 검증되었다.

• Journal of Power Electronics
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• 제11권3호
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• pp.369-374
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• 2011

Usually, a LPF (low pass filter) is used in the feedback loop of a SRF (synchronous reference frame) - PLL (phase locked loop) system because the measured grid voltage contains harmonic distortions and sensor noises. In this paper, it is shown that the cut-off frequency of the LPF should be designed to suppress the harmonic ripples contained in the measured voltage. Also, a new design method for the loop gain of the PI-type controller in the SRF-PLL is proposed with consideration of the dynamics of the LPF. As a result, a better transient response can be obtained with the proposed design method. The LPF frequency and the PI controller gain are designed in coordination according to the steady state and dynamic performance requirements. Furthermore, in the proposed method, the controller gain and the LPF cut-off frequency are changed from their normal value to a transient value when a voltage disturbance is detected. This paper shows the feasibility and usefulness of the proposed methods through the computer simulations and experimental results.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2004년도 전력전자학술대회 논문집(2)
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• pp.985-987
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• 2004

Switched Reluctance Motor(SRM) drive system is known to provide good torque characteristics and high efficiency drive. However, speed variation caused by higher torque ripple is one of main drawback. The Phase-Locked Loop (PLL) technique in conjunction with dynamic dwell angle control has good speed regulation characteristics. In this paper, appropriate advance angle control for high efficiency drive and PLL technique for accurate speed control is proposed. A TMS320F240 DSP is used to realize this drive system. Test results show that the system has good dynamic and precise speed control ability as well as high efficiency.