• 한국통신학회논문지
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• 제15권8호
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• pp.639-647
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• 1990

음성 인식에서의 dynamic time warp(DTW)은 반복적 계산을 필요로 하며, 이 계산을 수행하기에 합당한 PE cell의 설계는 매우 중요하다. 따라서 이 연구에서는 실제에 가까운 실시간 어휘 인식을 가능하게 하는 large dictionary 의 DTW 알고리즘을 hardware로 구현하기 위한 PE(Processing Element) cell의 설계에 주안점을 두었다. 이 DTW 용 PE cell은 크게 세가지의 블록으로 대별된다. 즉 MIN block, ADD block 그리고 ABS block인데, "MIN"은 accumulated minimum distance를 계산하기 위한 블록이고 "ADD"는 이들 minimum distance들의 합을 계산하는 블록, 그리고"ABS"는 이러한 합에 의한 local distance의 절대값을 구하기 위한 블록이다. 본 연구에서는 이들 세가지 블록중 MIN 회로의 설계 및 검증을 행하였으며, 3um CMOS N-well 설계 규칙에 따라 MIN 블록에 대한 레이아웃을 행한 후 설계 규칙 검사(DRC)를 마쳤다.레이아웃을 행한 후 설계 규칙 검사(DRC)를 마쳤다.

• 한국통신학회논문지
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• 제19권3호
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• pp.543-552
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• 1994

음성 인식에서의 dynamic time warp (DTW)은 반복적 계산을 필요로 하며, 이 계산을 수행하기에 합당한 PE cell의 설계는 매우 중요하다. 따라서 이 연구에서는 실시간 어휘 인식을 가능하게 하는 대사전 규모의 대어휘 고립단어인식용 DTW알고리즘을 하드웨어로 구현하기위한 PE(Processing Element)소자의 설계에 주안점을 두었다. 이 DTW용 PE 소자를 크게 세가지의 블록으로 대별된다. 즉, “MIN" block, "ADD" block 그리고 ”ABS" block인데, “MIN"은 축적 최소거리를 계산하기 위한 블록이고, ”ADD"는 이들 최소거리들의 합을 계산하는 블록, 그리고 “ABS"는 이러한 합에 의한 국부거리를 절대값을 구하기 위한 블록이다. 본 연구에서는 이들 세가지 전체 블록회로의 설계 및 검증을 행하였으며, 1.2 m CMOS N-well 설계 규칙에 EK라 전체블록에 대한 레이아웃을 행한 후 설계 규칙 검사(DRC)를 마쳤다.에 대한 레이아웃을 행한 후 설계 규칙 검사(DRC)를 마쳤다.

• 한국철도학회논문집
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• 제12권6호
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• pp.1043-1048
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• 2009

열차제어시스템의 소프트웨어 발전에 의해 PES가 사용되고 있다. PES는 현재 세계적으로 널리 사용하고 있고, 하드웨어, 펌웨어, 응용 소프트웨어로 구성되어 있다. PES의 실행이 높은 유연성을 가지고 있기 때문에 PES는 많은 응용분야에 쉽게 적용할 수 있다. 많은 안전 필수 기능들은 소프트웨어를 통해 수행되고 있다. 보통 PES는 매우 복잡하여 결함의 근원을 발견하기 쉽지 않다. 그래서 소프트웨어 결함허용 기법을 이용한 신뢰도 해석이 필요하다. 현재 소프트웨어 결함허용 기법에는 복구블록, 분산 복구 블록, N-버전 프로그래밍, N 자기검사 프로그램이 있다. 본 논문에서는 마르코프 모델을 이용하여 소프트웨어 결함허용 기법 중에 복구 블록과 N-버전 프로그래밍의 모델을 제시하였다. 또한 열차제어시스템의 신뢰도를 시간 변화에 따라 분석하였다. 프로그램의 결함 발생률, 수용테스트 결함발생률, 보터의 결함발생률은 고정시켰다. 그래서 시간과 신뢰도 사이의 관계를 Matlab 프로그램을 이용하여서 제시하였다. 같은 수의 대체블록이 있는 경우에 신뢰도 분석결과 복구 블록의 신뢰도는 N-버전 프로그래밍의 신뢰도보다 높게 해석되었다.

• 한국통신학회논문지
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• 제15권8호
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• pp.648-658
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• 1990

음성 인식에 있어서 계산 속도를 보다 빠르게 하기 위한 여러 방법중에 systolic array를 이용하여 multiple processign하는 방법이 있다. 이러한 systolic array의 각 연산은 pipeline 방식으로 수행되며, 이 연산은 Processing Element(PE)로 multiprocessing되어 계산 효율을 증대시키게 된다. 이 DTW용 PE cell은 크게 세가지의 블록으로 대별된다. 즉 MIN block, ADD block 그리고 ABS block인데, 본 연구에서는 이들 세가지 블록중 "ADD"와 "ABS" 대한 회로설계및 검증을 행하였으며, 3$\mu$m CMOS N-well 설계 규칙에 따라 두 블록에 대한 각각의 레이아웃과 전체 레이아웃을 설계한 후 설계 규칙 검사(DRC)를 마쳤다. 설계 규칙 검사(DRC)를 마쳤다.

• 공업화학
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• 제24권6호
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• pp.668-671
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• 2013

본 연구에서는 정수기용 필터로 사용되는 활성탄 블록을 압출 방법으로 제조할 경우 활성탄 블록의 비표면적에 영향을 미치는 고분자 바인더의 특성에 관하여 고찰하였다. 고분자 바인더로 사용되는 Polyethylene의 입자 크기를 변화하여 그에 따른 활성탄 블록의 비표면적의 변화 및 수용액상에서 염소 이온의 흡착 특성을 연구하였다. FE-SEM을 이용하여 PE의 입자 크기 및 입자의 모양을 분석하였으며, 질소 흡 탈착을 이용하여 활성탄 및 활성탄 블록의 비표면적을 측정하였다. 비표면적 측정결과 원료 활성탄은 $1186(m^2/g)$, PE 바인더의 입자크기가 $200{\mu}m$일 때 $444(m^2/g)$, $20{\mu}m$일때 $940(m^2/g)$로 측정되었으며, 필터 성능을 확인하기 위하여 염소 흡착 실험을 실시하여 정수 성능을 평가하였다.

• 한국해양공학회지
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• 제27권4호
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• pp.1-8
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• 2013

Many PE (pre-erection) blocks are supported by wooden, concrete, or steel supports when they are stocked in the outdoor areas of a shipyard. Their positions and numbers are planned on the basis of the workers' experience. Recently, many shipyards have been making PE blocks with various shapes and weight distributions because of the variety of ships and building technologies. Therefore, it is now necessary to deal with blocks that they have no experience with. We propose a method to conveniently and quickly evaluate the structural safety of PE block supports, without the need for special knowledge and technology related to structural analysis. This method can reduce the large number of man hours (MH) normally needed for the analysis. The three-dimensional grillage analysis is performed for a simplified grillage model of a PE block. For efficiency, the grillage model of the PE block is automatically built from its three-dimensional CAD model, and its weight is also automatically distributed on the grillage model. The integrated system has been comprehensively implemented to perform the grillage analysis for the reaction forces on block supports. This paper describes how to make a grillage model of a PE block and estimate the weight distribution of the block on this grillage model. These steps are verified by comparing the supports reaction forces to those of the 3D finite element analysis for the PE blocks that are provided by a shipyard.

• 한국통신학회논문지
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• 제36권10A호
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• pp.809-815
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• 2011

본 논문에서는 고속 RS(Reed-Solomon) 복호기의 KES(Key Equation Solver) 블록 구현에 ME(Modified Euclidean) 알고리즘을 효율적으로 설계할 수 있는 구조를 제안하고 구현하였다. 제안된 구조에서는 각 PE(Processing Element) 블록을 제어하기 위해 새로운 상대변수를 정의하고 다항식으로 표현함으로써, 입출력 신호가 간단해지고, 차수계산회로가 필요 없기 때문에 회로의 복잡도를 줄일 수 있다. 또한, PE 회로가 오류 정정 능력 t와 무관하기 때문에, t가 증가함에 따라 KES 블록의 하드웨어 복잡도가 선형적으로 증가하는 장점을 가진다. 제안된 구조와 기존의 구조를 비교하기 위해, RS(255,239,8) 복호기에 대한 KES 블록을 구현하고, 0.13um CMOS cell library를 이용하여 합성하였다. 실험 결과로부터, 제안된 구조를 이용하여 적은 gate count로 고속 RS 복호기 구현이 가능함을 알 수 있다.

• 한국정보통신학회논문지
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• 제16권4호
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• pp.765-770
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• 2012

본 논문에서는 인트라 모드 결정으로 인해 발생되는 연산 복잡도 문제를 줄이기 위해 DCT 기반 인트라 예측을 사용하는 효율적인 하드웨어 구조를 제안한다. 제안된 하드웨어 구조는 처음 입력 블록에 대해 DCT를 수행하고 DCT 계수의 특성을 이용하여 에지 방향성을 예측한다. 그리고 예측된 에지 방향에 해당하는 모드에 대해서만 화면 내 예측을 수행함으로써 복잡도 문제를 해결하였다. DCT 하드웨어 구조는 4개의 덧셈기와 4개의 뺄셈기, 2개의 쉬프트 연산기로 구성된 Transform_PE를 이용하여 Multitransform_PE를 구현하였고 $4{\times}4$ 블록 DCT를 1 사이클에 계산한다. 또한, 15개의 덧셈기, 15개의 쉬프트 연산기로 구성된 Intra_pred_PE를 통해 2 사이클에 하나의 화면 내 예측을 수행한다. 따라서 하나의 매크로블록을 인코딩할 때 517 사이클을 소요하며 기존의 하드웨어 구조 보다 수행 사이클 수에 있어서 17%의 성능이 향상됨을 보였다. 본 논문의 하드웨어 구조는 DCT 기반 인트라 예측 알고리즘을 사용하며 Verilog HDL을 이용하여 구현되었고, 매그나칩 공정 $0.18{\mu}m$ 셀 라이브러리로 합성 결과 최대 125MHz에서 동작함을 확인하였다.

• Elastomers and Composites
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• 제44권3호
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• pp.274-281
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• 2009

음이온중합기구으로 나이론 6와 나이론공중합체를 합성하였다. 나이론탄성체는 카프록락탐과 이소시아네이트로 활성화된 폴리올을 음이온중합기구을 통해서 공중합을 하였다. 전기방사공정으로 제조된 나이론과 나이론공중합체는, FE-SEM으로 구조를 분석한 결과, 100$\sim$180 nm의 직경을 갖는 나노섬유들로 이루어진 다공성 부직포였다. DSC와 ATR FT-IR을 이용하여 결정화거동 및 구조를 분석하였다. 인장실험을 한 결과 나이론은 나이론탄성체에 비해서 인장강도는 크고, 신율은 감소된다. 결정영역인 PA블록과 무정형인 PE블록으로 된 나이론공중합체인 나이론 탄성체는 PE블록 비율이 클수록 인장강도는 낮아지고 신율은 증가된다. $O_2$와 $N_2$를 반응기체로 한 상압플라즈마로 전기방사된 나이론과 나이론탄성체의 부직포표면을 개질한 결과, 개질된 부직포표면은 표면개질 전보다 더 친수성을 보였으며 반면에 $CH_4$를 반응기체로 사용한 상압플라즈마로는 부직포표면을 개질하면 부직표면은 소수성을 나타내었다.

• 한국통신학회논문지
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• 제33권8A호
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• pp.821-828
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• 2008

본 논문에서는 UWB 시스템에서 사용되는 RS(23,17)부호의 복호기를 최적화하여 설계하였다. 제안된 복호기는 파이프 라인 구조를 갖는 수정된 유클리드(pipeline structured - modified Euclidean) 알고리즘을 사용한다. 먼저, 기존의 PE 블록 구조를 수정하여 효율적인 PE 블록 구조를 제안하고, 차수(degree) 계산이 필요 없는 복호 알고리즘을 제안한다. 또한, Chien 탐색 알고리즘, Forney 알고리즘, FIFO 크기를 UWB 규격에 최적화 시켜, 작은 복호 지연(latency) 및 하드웨어 복잡도를 가지도록 하였다. 제안된 복호기는 Verilog HDL을 사용하여 구현되었고, 삼성 65nm library를 이용하여 합성한 결과, 실제 ASIC을 제작했을 경우에 250MHz정도까지는 동작이 보장된다고 볼 수 있으며, gate count는 17,628이다.