• 한국통신학회논문지
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• 제40권11호
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• pp.2113-2120
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• 2015

본 논문에서는 유럽형 2세대 디지털 지상파, 케이블, 위성 방송을 하나의 수신기로 수신할 수 있는 통합 수신기의 구현 방법을 제안한다. 통합 수신기는 튜너부, 수신기 엔진, 프레임 프로세서, A/V 복호기로 구성된다. 수신기 엔진은 DVB-T2, DVB-C2, DVB-S2에 대한 복조 및 채널 복호 기능을 수행하고, 프레임 프로세서는 디인터 리빙 및 프레임 디코딩 기능을 수행한다. 수신기 엔진은 2개의 FPGA로 구현되었고, 프레임 프로세서는 DSP 기반 임베디드 소프트웨어로 구현되었다. 구현된 통합 수신기를 검증하기 위해 실험실 환경에서 동작 실험을 진행하였고, DVB-T2, DVB-C2, DVB-S2 방송을 송신하기 위해 PC기반의 상용 송신기가 사용되었다. 실험 결과 다양한 동작 모드에서 수신 요구 사항을 모두 만족하였다.

• 한국지능시스템학회논문지
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• 제12권2호
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• pp.135-143
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• 2002

본 논문에서는 전류모드 CMOS의 기본회로를 이용해 다치 논리(Multiple Valued Logic) 연산기를 설계하고자 한다. 우선, 2진(binary)FFT(Fast courier Transform)를 확장해 다치 논리회로를 이용해서 고속 다치 FFT 연산기를 구현하였다. 다치논리회로를 이용해서 구현한 FFT연산은 기존의 2치 FFT과 비교를 해 본 결과 트랜지스터의 수를 상당히 줄일 수 있으며 회로의 간단함을 알 수가 있었다. 또한, 캐리 전파 없는 가산기론 구현하기 위해서 {0, 1, 2, 3}의 불필요한(redundant) 숫자 집합을 이용한 양의 수 표현을 FFT회로에 내부적으로 이용하여 결선의 감소와 VLSI 설계시 정규성과 규clr성으로 효과적이다. FFT 승산을 위해서는 승산기의 연산시간과 면적을 다치 LUT(Look Up Table)로 이용해 승산의 역할을 하였다. 마지막으로 이진시스템(binary system)과의 호환을 위해 다치 하이브리드형 FFT 프로세서를 제시하여 2진 4치 부호기와 4치 2진 복호기 및 전류모드 CMOS회로를 사용하여 상호 호환성을 갖도록 설계를 하였다.

• 정보보호학회논문지
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• 제25권2호
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• pp.241-251
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• 2015

유한체 연산을 기반으로 하는 공개키 암호 시스템은 고속 연산이 매우 중요한 과제이다. 본 논문에서는 8-bit ATmega128 프로세서 환경에서 이진 기약다항식 $f(x)=x^{271}+x^{207}+x^{175}+x^{111}+1$과 $f(x)=x^{193}+x^{145}+x^{129}+x^{113}+1$을 이용한 감산 연산의 효율성을 높이는 데에 중점을 두었다. 기존의 감산 연산 알고리즘인 Fast reduction의 최종적인 감산 결과 값을 제시함으로써, 중복 발생하는 메모리 접근을 최소화 하여 최적화된 감산 알고리즘을 제시한다. 제안하는 기법을 어셈블리 언어로 구현 시 기존의 감산 연산 알고리즘과 비교하여 각각 53%, 55% 향상된 결과를 얻었다.

• 전기학회논문지
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• 제63권10호
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• pp.1364-1370
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• 2014

Power system fault analysis has been based on symmetrical component method, which describes power system elements by positive, negative and zero sequence impedance. Obtaining accurate line impedances as possible are very important for estimating fault current magnitude and setting distance relay accurately. Especially, accurate calculation of zero sequence impedance is important because most of transmission line faults are line-to-ground faults, not balanced three-phase fault. Since KEPCO has started measuring of transmission line impedance at 2005, it has been revealed that the measured and calculated line impedances are well agreed within reasonable accuracy. In case of underground transmission lines, however, large discrepancies in zero sequence impedance were observed occasionally. Since zero sequence impedance is an important input data for distance relay to locate faulted point correctly, it is urgently required to analyze, detect and consider countermeasures to the source of these discrepancies. In this paper, development of pre/post processor to ATP (Alternative Transient Program) version of EMTP (Electro-Magnetic Transient Program) for sequence impedance calculation was described. With the developed processor ATP-cable, effects of ground resistance and ECC (Earth Continuity Conductor) on sequence impedance were analyzed.

• 한국정보통신학회논문지
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• 제22권9호
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• pp.1257-1263
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• 2018

경량 사물인터넷 디바이스 상에서의 암호화 구현은 정확하고 빠르게 연산을 수행하여 서비스의 가용성을 높이는 것이 중요하다. 특히 곱셈 연산은 RSA, ECC, 그리고 SIDH와 같은 공개키 암호화에 활용되는 핵심 연산으로 최적화된 구현이 요구된다. 하지만 최신 저전력 프로세서인 ARM Cortex-M3 프로세서의 경우에는 곱셈연산 입력 크기에 따라 수행속도가 달라지는 보안 취약점을 가지고 있다. 수행속도가 달라지게 될 경우 연산 시간의 차이점을 확인하여 비밀정보를 추출하는 것이 가능하다. 이를 보완하기 위해 최근 연구에서는 고정된 연산 시간 안에 곱셈 연산을 수행하는 기법이 제안되었다. 하지만 해당 구현에서는 여전히 속도가 완전히 최적화되어 있지 않다. 본 논문에서는 기존에 제안된 곱셈연산을 보다 효율적으로 연산하기 위한 기법을 제안한다. 제안된 기법은 기존 방식에 비해 연산 속도를 최대 25.7% 향상시킨다.

• 전기학회논문지
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• 제57권6호
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• pp.985-993
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• 2008

This paper proposes a new DFIG(Doubly-Fed Induction Generator) system using matrix converter, which is very effectively used for interconnecting the wind power system to the power grid. The operation of proposed system was verified by computer simulations with PSCAD/EMTDC software. The feasibility of hardware implementation was conformed by experimental works with a laboratory scaled-model of wind power system. The laboratory scaled-model was built using a motor-generator set with vector drive system, and a matrix converter with DSP(Digital Signal Processor). The operation of scaled-model was tested by modeling the specific variable-speed wind turbine using the real wind data in order to make the scaled-model simulate the real wind power system as close as possible. The simulation and experimental results confirm that matrix converter can be applied for the DFIG system.

• 한국철도학회:학술대회논문집
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• 한국철도학회 2011년도 춘계학술대회 논문집
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• pp.377-383
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• 2011

The paper is to perceive accurately speed of the train through redundant processor operation. When Slip/slide is occurred at the axle, the train is applied brake force using the Tachometer and the Doppler sensor which assistance equipment. One of the main features of railway signaling system is that rolling stock is made stop to avoid collision with the rolling stock ahead when the rolling stock exceeds its maximum operating speed in line. In addition, in the case of the rolling stock with automatic train operation, it carries out activities such as braking and propulsion using the difference between its actual speed and target speed at the point. To perform these functions, it is essential to calculate the exact speed of the rolling stock in signaling equipment on vehicles. Train speed detection unit are composed of the Tachometer and the Doppler sensor, and speed information is sent to the SDU unit. The processor of SDU unit calculates the speed of the train using compare logic the received speed information. Even if there are Slip/Slide, signaling system is available to apply exact braking, to improve stop on position and to guarantee the safety of trains.

• ETRI Journal
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• 제29권3호
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• pp.371-380
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• 2007

This paper proposes a new automatic compensation network (ACN) for a system-on-chip (SoC) transceiver. We built a 5 GHz low noise amplifier (LNA) with an on-chip ACN using 0.18 ${\mu}m$ SiGe technology. This network is extremely useful for today's radio frequency (RF) integrated circuit devices in a complete RF transceiver environment. The network comprises an RF design-for-testability (DFT) circuit, capacitor mirror banks, and a digital signal processor. The RF DFT circuit consists of a test amplifier and RF peak detectors. The RF DFT circuit helps the network to provide DC output voltages, which makes the compensation network automatic. The proposed technique utilizes output DC voltage measurements and these measured values are translated into the LNA specifications such as input impedance, gain, and noise figure using the developed mathematical equations. The ACN automatically adjusts the performance of the 5 GHz LNA with the processor in the SoC transceiver when the LNA goes out of the normal range of operation. The ACN compensates abnormal operation due to unusual thermal variation or unusual process variation. The ACN is simple, inexpensive and suitable for a complete RF transceiver environment.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.529-532
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• 2004

The ECC(Elliptic Curve Cryptogrphics), one of the representative Public Key encryption algorithms, is used in Digital Signature, Encryption, Decryption and Key exchange etc. The key operation of an Elliptic curve cryptosystem is a scalar multiplication, hence the design of a scalar multiplier is the core of this paper. Although an Integer operation is computed in infinite field, the scalar multiplication is computed in finite field through adding points on Elliptic curve. In this paper, we implemented scalar multiplier in Elliptic curve based on the finite field GF($2^{163}$). And we verified it on the Embedded digital system using Xilinx FPGA connected to an EISC MCU. If my design is made as a chip, the performance of scalar multiplier applied to Samsung $0.35 {\mu}m$ Phantom Cell Library is expected to process at the rate of 8kbps and satisfy to make up an encryption processor for the Embedded digital doorphone.

• 방송공학회논문지
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• 제13권3호
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• pp.415-418
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• 2008

소형의 휴대용 단말기는 회로복잡도나 소비전력 등의 문제로 부동소수점 연산 프로세서를 탑재하지 않는 경우가 있는데, 이로 인해 오디오 데이터의 디코딩 시간이 길어져, 끊김이나 잡음이 발생한다. 본 논문에서는 이를 해결하기 위해서 MPEG-4 오디오 디코딩 시 수행되는 실수형 연산과정을 정수형 연산과정으로의 변환을 통하여 디코딩 속도를 향상 시킬 수 있는 알고리즘을 제안하고 실험결과를 통해서 효율성을 보인다.