• 전력전자학회:학술대회논문집
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• 전력전자학회 2014년도 전력전자학술대회 논문집
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• pp.451-452
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• 2014

본 논문에서는 단상 계통연계형 컨버터의 전원 위상각을 추종함에 있어 필수적인 전압 센서의 옵셋 오차에 대한 영향을 분석하고 이를 검출 및 보상하기 위한 알고리즘을 제안하였다. 전원전압 측정에 따른 옵셋 오차는 전원 주파수의 1배 맥동을 야기하여 전원 위상각이 왜곡된다. 왜곡된 전원 위상각에 의한 좌표변환시 동기 좌표계 dq축 전류에 전원 주파수 1배의 맥동을 야기하며 이는 계통측 상전류에 직류성분과 전원 주파수 2배의 고조파 성분을 발생시키게 된다. 따라서, 본 논문에서는 전원측정시 야기되는 옵셋 오차의 영향을 분석하고 이의 검출신호로 전원 위상각 제어기의 적분출력을 선정하였다. 또한 RMS(Root Mean Square) 기법을 이용하여 옵셋 성분을 검출 및 보상하는 알고리즘을 제안하였다. 제안된 알고리즘의 성능은 시뮬레이션과 실험을 통하여 검증하였다.

• 한국항해항만학회지
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• 제30권10호
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• pp.847-853
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• 2006

본 논문에서는 부성저항 특성을 갖는 발진기 이론을 적용하여 직렬 궤환형 유전체 공진 발진기를 구성하고 바랙터 다이오드를 삽입하여 전압 제어 유전체 공진 발진기를 제작한 후, 샘플링 위상 비교기와 루프 필터를 결합한 PLL 방식을 도입하여 고안정 주파수 발생기인 위상고정 유전체 공진형 발진기를 설계 및 제작하였다. 설계 제작한 PLDRO는 주파수 12.05 GHz에서 13.54 dBm의 출력 전력을 얻었으며, 이때의 주파수 가변 동조 범위는 중심 주파수에서 약 ${\pm}7.6 MHz$ 이며, 전력 평탄도는 0.2 dBm으로서 매우 우수한 선형 특성 결과를 얻었다. 또한 데이터 전송시 오율특성에 상당한 영향을 미치는 위상 잡음은 반송파로부터 100 kHz 떨어진 offset 지점에서 -114.5 dBc/Hz을 얻었다. 고조파 억압 특성은 2 차 고조파에서 -41.49 dBc 이하의 특성을 나타내었다. 이러한 특성은 위상고정을 하기 전의 전압 제어 발진기보다 더욱 향상된 특성을 보였으며, 종전의 PLDRO보다 위상 잡음과 전력 평탄도면을 개선시킬 수가 있었다.

• 대한전자공학회논문지TC
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• 제42권3호
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• pp.25-32
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• 2005

본 논문에서는 부성저항 특성을 갖는 발진기 이론을 적용하여 직렬 궤환형 유전체 공진 발진기를 구성하고 바랙터 다이오드를 삽입하여 전압 제어 유전체 공진 발진기를 제작한 후, 샘플링 위상비교기와 루프 필터를 결합한 PLL방식을 도입하여 고안정 주파수 발생기인 위상고정 유전체 공진형 발진기를 설계 및 제작하였다. 설계 제작한 PLDRO는 주파수 12.05 GHz에서 13.54 dBm의 출력 전력을 얻었으며, 이때의 주파수 가변 동조 범위는 중심 주파수에서 약 ${\pm}7.5\;MHz$ 이며, 전력 평탄도는 0.2 dBm으로서 매우 우수한 선형 특성 결과를 얻었다. 또한 데이터 전송시 오율특성에 상당한 영향을 미치는 위상 잡음은 carrier로부터 100 KHz 떨어진 offset 지점에서 14.5 dBc/Hz을 얻었다. 고조파 특성은 2 차 고조파에서 -41.49 dBc 이하의 특성을 나타내었다. 이러한 특성은 위상고정을 하기 전의 전압 제어 발진기보다 더욱 향상된 특성을 보였으며, 종전의 PLDRO보다 위상 잡음과 전력 평탄도면에서 개선시킬 수가 있었다.

• 한국위성정보통신학회논문지
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• 제6권1호
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• pp.45-49
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• 2011

본 논문에서 위성통신 단말에 적용할 PLL 주파수 합성기의 잡음 특성을 분석하였고, 주파수 간격(step size)을 작게하면서 저 위상잡음 특성을 갖도록 설계 및 구현하였다. 구현된 주파수 합성기 모듈은 950~1450 MHz 대역에서 -2dBm 이상의 출력을 보였으며, 위상잡음은 10kHz offset에서 -101dBc/Hz로 측정되었다. 주파수 합성기의 위상잡음 특성을 분석한 결과 루프대역 내에서의 위상잡음은 분주기 값을 작게 하기위한 LO의 특성을 따라 감을 알 수 있었다.

• 한국광학회:학술대회논문집
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• 한국광학회 2009년도 창립 20주년기념 특별학술발표회
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• pp.241-242
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• 2009

Characterics of carrier-envelope-offset frequency ($f_{ceo}$) of a femtosecond laser stabilized by the direct locking method were investigated using two f-to-2f interferometers. The stability of $f_{ceo}$ was comaparable to that achieved with a conventional PLL method.

• 대한전자공학회논문지SD
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• 제46권9호
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• pp.74-80
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• 2009

본 논문은 싱글의 LC-탱크 전압제어발진기(VCO)를 사용한 $2{\sim}6GHz$의 CMOS 주파수 합성기에 관하여 기술하였다. 광대역에서 동작하는 주파수 합성기 설계를 위해 최적화된 로컬발진기(LO) 신호 발생기를 사용하였다. LO 신호 발생기는 LC-탱크 VCO와 이 신호를 분주하고 혼합하는 방법으로 광대역의 주파수에서 동작하도륵 구현하였다. 주파수 합성기는 3차 1-1-1 MASH 타입의 시그마-델타 모듈레이터(SDM)를 사용한 소수 분주 위상잠금루프(PLL)에 기초로 설계되었다. 제안한 주파수 합성기는 $0.18{\mu}m$ CMOS 공정기술을 사용하여 설계하였고, off-chip 루프 필터를 가지고 $0.92mm^2$의 칩 면적을 차지하며, 1.8V 전원에서 36mW 이하의 전력을 소모한다. PLL은 $8{\mu}s$보다 적은 시간에서 록킹을 완료한다. 위상 잡음은 중심 주파수 신호로부터 1MHz 오프셋에서 -110dBc/Hz보다 작다.

• 한국전자파학회논문지
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• 제28권12호
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• pp.941-947
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• 2017

본 논문에서는 $0.35{\mu}m$ CMOS 공정으로 FRS 대역 무전기용 반송파 신호를 쿼드러쳐(Quadrature) 형식으로 출력하는 Fractional-N 위상 고정루프(PLL) 주파수 합성기를 설계 및 제작하였다. 설계한 주파수 합성기의 주요 블록은 전압 제어 발진기(VCO), 전하 펌프(CP), 루프 필터(LF), 위상 주파수 검출기(PFD) 그리고 주파수 분주기이다. VCO는 우수한 위상잡음과 전력 특성을 얻을 수 있는 LC 공진 방식으로 설계했고, CP는 참조 주파수에 따라 펌핑 전류를 조절할 수 있도록 설계하였다. 주파수 분주기는 16분주의 전치 분주기와 3차 델타-시그마 모듈레이터($3^{rd}$ DSM) 방식의 Fractional-N 분주기로 설계하였다. LF는 외부의 3차 RC 루프 필터로 구성하였다. 측정결과, 주파수 합성기의 동작 주파수 영역은 최소 460 MHz에서 최대 510 MHz이고, 출력전력으로는 약 -3.86 dBm을 얻었다. 출력의 위상잡음은 100 Hz offset 주파수에서 -94.8 dBc/Hz이며 위상 루프 고착 시간은 약 $300{\mu}s$이다.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.21-31
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• 2010

본 논문에서는 DisplayPort용 전자기기 또는 클록 발생을 요구하는 다양한 회로에서 발생 할 수 있는 전자방해(EMI) 현상을 줄일 수 있는 위상 동기 루프와 확산 대역 클록 발생기를 구현 하였다. 이 시스템은 기본적으로 송신용 위상 동기 루프와 확산 대역 클록 발생기 구현을 위한 전하펌프2 와 기준주파수 분주기 등으로 구성된다. 본 논문에서는 2.7Gbps/1.62Gbps DisplayPort 응용 회로에 적합 하도록 10개의 다중 위상 신호를 출력 할 수 있는 270MHz/162MHz 듀얼 모드 위상 동기 루프를 설계 하였고 추가적으로 1.35GHz/810MHz의 위상 동기 루프를 설계하여 지터를 크게 감소시킬 수 있는 구조를 제안하였다. 270MHz/162MHz 위상 동기 루프와 5:1 시리얼라이저 2개, 그리고 1.35GHz 위상 동기 루프와 2:1 시리얼라이저를 연동함으로써 지터 성분을 크게 줄일 수 있다. 위상 동기 루프에서 사용 된 주파수 전환 다중위상 전압제어 발진기와 더불어 DisplayPort 규격에 맞는 주파수 전환이 가능 하도록 분주기를 공유하고 50% duty ratio를 보장할 수 있는 주파수 분주기 구조를 제안 하였다. 또한, 지터를 줄이기 위해서 출력전류 오차를 크게 줄일 수 있는 전하펌프 구조를 제안 하였다. 0.13 um CMOS 공정을 사용하여 설계 하였으며, 270MHz/162MHz PLL의 칩 면적은 $650um\;{\times}\;500um$ 이고, 1.35GHz/810MHz PLL의 칩 면적은 $600um\;{\times}\;500um$ 이다. 270MHz/162MHz 위상 동기 루프 전압제어 발진기의 조절 범위는 330MHz이고, 위상 잡음은 1MHz 오프셋에서 -114cBc/Hz, 확산대역 클록 발생기의 확산 진폭도 는 0.5%이고, 변조 주파수는 31kHz이다. 전체 전력 소모는 48mW이다.

• 한국통신학회논문지
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• 제26권12A호
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• pp.2000-2011
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• 2001

본 논문에서는 기존 1배속 및 6배속과 같은 저속 DVD 시스템에서 설계되었던 Analog PLL(Phase Locked Loop)을 고배속 동작에 유용하게 디지털화 했으며, 고속인 20배속 DVD 시스템에서의 최적 Digital PLL 모델을 제시하였다. 특히, 고속 DVD 시스템 설계에서 성능 열화의 주요 원인인 bulk delay, 샘플링 클럭 주파수 오타, 비대칭 신호 현상과 같은 채널 영향들을 고려하여 안정적으로 동작할 수 있는 DPLL 설계에 초점을 맞추었다. 우선, DPLL에서는 새로운 타이밍 에러 검출 알고리즘으로 변형된 Early-Late 방법을 제시하였다. 그리고, 비대칭 신호 보정기에는 고속으로 동작하고 안정적으로 보정 역할을 수행하는 영점교차 지점을 이용한 4샘플 신호 보정 알고리즘을 설계하였다. 본 논문에서 제안하는 타이밍 에러 검출기는 기존 방식에 비해 각각, 3dB의 SNR 이득과 지터성능이 4배 향상됨을 볼 수 있었고 또한, 영점교차 지점에서 4샘플 신호를 이용한 보정 알고리즘은 기존 방식에 비해 보상시간의 50% 단축과 2dB의 SNR 이득, 지터 성능의 34% 효율을 볼 수 있었다. 최종적으로 제안된 비대칭 보정기와 DPLL이 통합된 시스템을 BER 성능 평가를 통해서 기존 알고리즘에 비해 제안된 방식이 0.4dB, 2dB 성능 향상을 확인하였다.

• 한국통신학회논문지
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• 제13권4호
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• pp.285-301
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• 1988

다치 직교 PRS(Partial Response Signaling) 시스템이 잡음, 간섭, 캐리어옵\ulcornerV, 위상지터, 페이딩 등에 의해 개별적으로 또는 복합적으로 영향을 받았을 경우에 대한 PRS 신호의 오율식을 유도하였다. 유도된 식에 의해 반송파 대잡음 전력비, 반송파 대 간섭파 전력비, 위상에러, 임펄스 지수, 가우스성 잡음전력 대 임펄스성 잡음 전력비, PLL(Phase Locked Loop)의 신호 대 잡음전력비, 페이딩 지수 등을 함수로 하여 수치계산을 통해 각 경우의 오율특성을 구했다. 얻은 결과로부터, 일반적으로 임펄스성 잡음보다 오율 특성을 보다 더 열화시키지만 일단 신호가 페이딩을 받게되면 그 반대로 가우스성 잡음이 임펄스성 잡음보다 더욱 에러를 발생시킨다는 것을 알 수 있었다.