• ETRI Journal
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• 제28권1호
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• pp.31-44
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• 2006

In a packet switching network, congestion is unavoidable and affects the quality of real-time traffic with such problems as delay and packet loss. Packet fair queuing (PFQ) algorithms are well-known solutions for quality-of-service (QoS) guarantee by packet scheduling. Our approach is different from previous algorithms in that it uses hardware time achieved by sampling a counter triggered by a periodic clock signal. This clock signal can be provided to all the modules of a routing system to get synchronization. In this architecture, a variant of the PFQ algorithm, called digitized delay queuing (DDQ), can be distributed on many line interface modules. We derive the delay bounds in a single processor system and in a distributed architecture. The definition of traffic contribution improves the simplicity of the mathematical models. The effect of different time between modules in a distributed architecture is the key idea for understanding the delay behavior of a routing system. The number of bins required for the DDQ algorithm is also derived to make the system configuration clear. The analytical models developed in this paper form the basis of improvement and application to a combined input and output queuing (CIOQ) router architecture for a higher speed QoS network.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.41-44
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• 1999

In this paper we proposed the algorithm for the implementation of network interface unit transmitter and analyzed its performance in broadband wireless local loop. The symbol rate of upstream transmitter is variable since the channel bandwidth of upstream can vary. Assuming that master clock ( $f_{DAC}$) is fixed, the cubic interpolator of Farrow structure is used to increase the sample rate to master clock rate. Simulation shows that the signal to noise ratio is about 54~55 dB and spurious signal power of upstream transmitter is less than 45 dB.B.

• 대한전자공학회논문지TC
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• 제45권7호
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• pp.38-44
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• 2008

본 논문에서는 무선 센서 네트워크 응용을 위한 저복잡도, 저전력 초광대역 임펄스 통신용 베이스밴드의 구조를 제안하고 TSMC 0.18um CMOS 공정을 이용하여 칩으로 제작하였다. 제안된 베이스밴드는 간략화된 패킷구조와, single-bit 샘플러의 사용 및 순수한 디지털 회로를 이용한 동기방식을 적용하여 시스템의 복잡도를 크게 낮추었다. 또한 저전력 구현을 위하여 베이스밴드의 동작상태를 세 가지로 정의하고 각 상태에 따라 필요한 블록만이 작동되도록 하였으며, 아울러 로직 합성단계에서 gated clock cell을 사용하여 소비전력을 더욱 낮추었다. 제안된 베이스밴드는 2Kbyte의 내부메모리와 약 23K의 디지털 게이트로 구성되며 약 1.8mW@1Mbps의 저전력으로 동작한다. 제작된 베이스밴드 칩의 검증을 위하여 간단한 MAC 프로토콜이 구현된 저전력 프로세서를 이용하여 센서 노드를 구성하고, 다중 센서 노드환경에서 성공적으로 동작함을 확인하였다.

• 한국전자통신학회논문지
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• 제10권2호
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• pp.165-176
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• 2015

시간 동기화 프로토콜은 통신의 성능을 결정할 수 있는 중대한 요인 중 하나이며, 최근 네트워크의 빠른 발전으로 인하여 더욱 탄탄한 시간 동기화 알고리즘이 요구되고 있다. IEEE 1588은 탄탄한 시간 동기화 알고리즘을 위한 가능한 방법 중 하나이지만, 아직 PDV 값의 감소 및 안정화를 위한 고려되어야 할 몇 가지 문제점이 남아있다. 본 논문에서는 PTP 메시지 전송의 수정, PTP 메소드 최적화, 필터링 기술, 응용계층의 타임스템프를 대신하는 H/W 타임스템프 활용 등 IEEE 1588의 성능을 개선할 몇 가지 방법을 조사하여 각 기법의 특징을 분석하였다. 본 논문에서 소개된 성능의 개선에도 불구하고 네트워크 통신에서 시간 동기화 알고리즘은 아직 개선해야 할 많은 문제점을 가지고 있다.

• 한국정보통신학회논문지
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• 제13권10호
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• pp.2218-2226
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• 2009

무선메쉬네트워크환경을 지원하는 TDMA기반 MAC프로토콜은 기존의 패킷기반인 802.11 DCF/EDCA 프로토콜보다 많은 장점을 가지고 있다. 하지만, TDMA기반의 MAC프로토콜은 MP(Mobile Points)들의 발진기(Oscillator) 편차와 분산 환경의 특성으로 인해서 새로운 동기화 기법이 필요하다. 본 논문에서는 TDMA기반의 MAC프로토콜에서 동기화 방법을 제안한다. MP들을 동기화 상태에 따라 4가지로 구분해서 MP가 동기화 상태일때 비콘을 이용해서 TDMA프레임의 시작시간을 Time Skew의 변동 범위내에서 결정하도록 한다. Clock Drift에 의해 발생하는 Time Skew는 보정계수를 통해서 자동으로 보정할 수 있는 알고리즘을 제안한다. 이 제안된 내용을 기반으로 General Time Error값과 Clock Drift Rate가 실험을 통해 안정적이며 최소의 값이 산출되는 것을 확인하였다.

• 한국항행학회논문지
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• 제13권2호
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• pp.178-186
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• 2009

SBAS(Satellite Based Augmentation System) 시스템에서는 GNSS 사용자들의 위치 정확도 향상을 위해 위성궤도 및 시계보정정보를 제공하고 있는데, 본 논문에서는 이러한 보정정보의 정확도에 대해 분석하였다. IGS(International GNSS Service)에서 제공하는 GPS 위성의 정밀궤도력을 참값으로 가정하고, 그에 대한 오차를 이용하여 정확도를 분석/수행하였다. 이때 IGS 정밀궤도력과의 정확한 비교를 위해 GPS 위성에 대한 안테나 위상중심 편차와 P1-C1 편이를 고려하였다. SBAS 위성궤도 및 시계보정 정보로는 미국의 WAAS와 일본의 MSAS 보정정보를 이용하였다. 정확도 분석을 통해 SBAS에서 제공하는 위성궤도 보정정보와 위성시계 보정정보가 상당한 상관관계를 가지고 있음을 확인하였다. 또한 보정정보의 정확도는 SBAS 시스템의 지상 네트워크 크기와 위성의 궤적에 영향을 받는 것을 확인하였다.

• 천문학논총
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• 제19권1호
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• pp.93-99
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• 2004

In this paper, we describe a principle of the atomic frequency standard and clock system in VLBI(Very Long Baseline Interferometry). The hydrogen maser is a usual VLBI standard. During VLBI observations, signals emitted by distant sources of radio frequency energy(quasars) are received and recorded at several antennas. At each antenna(VLBI station), a very stable frequency standard(hydrogen maser) provides a reference signal which enables time-tagging to the quasar signals as they are being recorded on magnetic tapes or hard-disk modules. For each VLBl experiment, correlation of the time-tagged recorded information between the participating antennas is used to yield the arrival time differences of any specific quasar radio wave between the antennas. These time differences are used to calculate the relative antennas to each other. In this paper, we also introduce the KVN(Korean VLBI Network) atomic frequency standard and clock system.

• 대한기계학회논문집A
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• 제38권7호
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• pp.785-797
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• 2014

EtherCAT의 시계 동기화 기법인 DC(Distributed Clock)는 실시간 분산 제어 시스템에서 고도로 동기화된 기능의 설계를 가능하게 한다. 본 논문은 실제 자동화 시스템에서의 광범위한 실험을 통해 EtherCAT DC 기법의 성능을 평가한다. Xenomai와 IgH EtherCAT 스택을 이용하여 EtherCAT 제어 시스템을 구축하고, 네트워크 내의 노드 간 시계 편차를 분석한다. 실험 결과, 동기 시계의 정확도는 슬레이브 장치의 개수, 드리프트 보정의 주기, 시스템 기준 시계의 종류 등 많은 요소에 의해 영향을 받음을 알 수 있었다. 특히, 시스템 기준 시계의 종류에 따라 마스터 장치의 동작이 근본적으로 상이하며 매우 다른 성능 특성을 초래하므로, 기준 시계의 선택은 신중히 이루어져야 함을 알 수 있었다.

• 한국통신학회논문지
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• 제32권3A호
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• pp.237-246
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• 2007

클락 동기는 실내 측위를 위한 실내 동기망을 구축하는데 있어서 가장 기본적으로 고려해야할 요소 중 하나이다. 본 논문에서는 하드웨어의 복잡성 및 동기에 필요한 데이터 오버헤드를 줄이기 위해 타임스탬프를 사용하지 않고 클락을 동기 시키기 위한 새로운 알고리즘에 대해서 논한다. 또한 동기 성능에 큰 영향을 미치는 주파수 드리프트를 보상해 주기 위한 알고리즘에 대해서도 기술한다. 제안한 동기 알고리즘을 사용한 동기 성능에 대한 평가는 모의실험을 통한 MTIE(Maximum Time Interval Error) 값을 고찰함으로써 이루어졌다. 모의실험에 있어서 실제적인 오실레이터에 대한 주파수 드리프트 값을 사용하였다. 모의실험 결과 1 초의 동기 간격에 1 ns 분해능을 갖고 주 클락과 종속 클락에 TCXO를 사용하면 10 ns 이하의 동기가 가능함을 고찰하였다.

• 인터넷정보학회논문지
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• 제5권3호
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• pp.35-43
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• 2004

다단 상호연결 네트워크(MINs : Multistage Interconnection Networks)를 사용하는 패킷 교환에서는 일반적으로 패킷의 이동이 한 네트워크 주기 동안에 마지막 단에서 처음 단으로 연속적으로 전달된다고 가정된다. 그러나 Ding과 Bhuyan은 패킷 이동이 작은 클럭 주기론 사용하면서 각 쌍의 이웃 단 내에 한정된다면 네트워크의 성능이 상당히 향상될 수 있다는 것을 보였다. 본 논문에서는 이와 같이 작은 클럭 주기를 가지는 입력 버퍼를 가진 MIN의 성능을 평가하기 위한 해석적 모델을 제안한다. 제안된 모델의 우수성을 입증하기 위하여 해석적 모델의 결과와 시뮬레이션의 결과와 비교한다. 또한 제안된 모델의 결과와 Ding과 Bhuyan의 연구결과와 비교함으로써 제안한 방식의 상대적인 효과를 검증한다. 그 결과 제안된 모델은 시뮬레이션의 결과와 매우 근접하게 일치하며, 이전의 연구결과 보다는 더 정확한 결과를 보인다.