• 한국컴퓨터정보학회논문지
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• 제22권3호
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• pp.1-8
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• 2017

In this paper, we propose a new hybrid wear leveling technique for NAND Flash memory, called Time-Aware Wear Leveling (TAWL). Our proposal prolongs the lifetime of NAND Flash memory by using dynamic wear leveling technique which considers the wear level of hot blocks as well as static wear leveling technique which considers the wear level of the whole blocks. TAWL also reduces the overhead of garbage collection by separating hot data and cold data using update frequency rate. We showed that TAWL enhanced the lifetime of NAND flash memory up to 220% compared with previous wear leveling techniques and our technique also reduced the number of copy operations of garbage collections by separating hot and cold data up to 45%.

• 한국컴퓨터정보학회논문지
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• 제21권5호
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• pp.1-10
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• 2016

Magnetic disks have been used for decades in auxiliary storage devices of computer systems. In recent years, the use of NAND flash memory, which is called SSD, is increased as auxiliary storage devices. However, NAND flash memory, unlike traditional magnetic disks, necessarily performs the erase operation before the write operation in order to overwrite data and this leads to degrade the system lifetime and performance of overall NAND flash memory system. Moreover, NAND flash memory has the lower endurance, compared to traditional magnetic disks. To overcome this problem, this paper proposes EPET (Enhanced Prediction and Elapsed Time) wear leveling technique, which is especially efficient to portable devices. EPET wear leveling uses the advantage of PET (Prediction of Elapsed Time) wear leveling and solves long-term system failure time problem. Moreover, EPET wear leveling further improves space efficiency. In our experiments, EPET wear leveling prolonged the first bad time up to 328.9% and prolonged the system lifetime up to 305.9%, compared to other techniques.

• 전자공학회논문지
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• 제51권3호
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• pp.61-71
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• 2014

임베디드 시스템의 저장매체 시장의 플래시 메모리의 점유율이 증가되고 반도체 산업이 성장함에 따라 플래시 메모리의 수요와 공급이 큰 폭으로 증가하고 있다. 특히 스마트폰, 테블릿 PC, SSD등 SoC(System on Chip)산업에 많이 사용되고 있다. 플래시 메모리는 셀 배열 구조에 따라 NOR-형과 NAND-형으로 나뉘고 NAND-형은 다시 Cell당 저장 가능한 bit수에 따라서 SLC(Single Level Cell)과 MLC(Multi Level Cell)로 구분된다. NOR-형은 BIST(Bulit-In Self Test), BIRA(Bulit-In Redundancy Analysis)등의 많은 연구가 진행되었지만 NAND-형의 경우 BIST 연구가 적다. 기존의 BIST의 경우 고가의 ATE 등의 외부 장비를 사용하여 테스트를 진행해야한다. 하지만 본 논문은 MLC NAND-형 플래시 메모리를 위해 제안되었던 MLC NAND March(x)알고리즘과 패턴을 사용하며 내부에 필요한 패턴을 내장하여 외부 장비 없이 패턴 테스트가 가능한 유한상태머신(Finite State Machine) 기반구조의 MLC NAND-형 플래시 메모리를 위한 BIST를 제안하여 시스템의 신뢰도 향상과 수율향상을 위한 시도이다.

• 한국컴퓨터정보학회논문지
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• 제11권6호
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• pp.113-123
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• 2006

최근 NAND 플래시 메모리를 데이터뿐만 아니라 프로그램 코드를 저장하기 위한 목적으로 사용하는 실시간 시스템이 증가하고 있다. 그러나 데이터의 순차 접근만을 허용하는 NAND 플래시의 물리적인 특성 때문에, NAND 플래시 메모리 기반의 시스템에서는 일반적으로 shadowing 기법을 통해 프로그램을 수행한다. 그러나 shadowing 기법은 시스템의 부팅 시간을 증가시키고 불필요한 DRAM 영역을 차지한다는 단점이 있다. 이에 대한 대안 중 하나는 demand paging 기법을 활용하는 것이다. 그러나 demand paging 환경에서는 프로그램 실행 도중 임의로 발생하는 page fault 때문에 프로그램의 최악 응답 시간을 예측하기 어렵다. 본 논문에서는 demand paging 환경에서의 태스크 최악 응답 시간 분석 기법을 제안한다. 분석 기법은 분석의 정확도와 시간 복잡도에 따라 DP-Pessimistic. DP-Accurate으로 나뉜다. 또한 시뮬레이션을 통해 DP-Pessimistic과 DP-Accurate 분석 기법의 정확도를 비교한다.

• 전기학회논문지
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• 제59권6호
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• pp.1095-1102
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• 2010

This paper presents an equalizer reducing CCI(cell-to-cell interference) in MLC NAND flash memory. High growth of the flash memory market has been driven by two combined technological efforts that are an aggressive scaling technique which doubles the memory density every year and the introduction of MLC(multi level cell) technology. Therefore, the CCI is a critical factor which affects occurring data errors in cells. We introduced an equation of CCI model and designed an equalizer reducing CCI based on the proposed equation. In the model, we have been considered the floating gate capacitance coupling effect, the direct field effect, and programming methods of the MLC NAND flash memory. Also we design and verify the proposed equalizer using Matlab. As the simulation result, the error correction ratio of the equalizer shows about 20% under 20nm NAND process where the memory channel model has serious CCI.

• 반도체디스플레이기술학회지
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• 제19권3호
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• pp.112-117
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• 2020

NAND flash memory is a non-volatile memory that retains stored data even without power supply. Internal memory used as a data storage device and solid-state drive (SSD) is used in portable devices such as smartphones and digital cameras. However, NAND flash memory carries the risk of electric shock, which can cause errors during read/write operations, so use error correction codes to ensure reliability. It efficiently recovers bad block information, which is a defect in NAND flash memory. BBT (Bad Block Table) is configured to manage data to increase stability, and as a result of experimenting with the error correction code algorithm, the bit error rate per page unit of 4Mbytes memory was on average 0ppm, and 100ppm without error correction code. Through the error correction code algorithm, data stability and reliability can be improved.

• 대한임베디드공학회논문지
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• 제10권3호
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• pp.151-156
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• 2015

Recently, an embedded flash memory has been widely used for the Internet of Things(IoT). Due to its nonvolatility, economical feasibility, stability, low power usage, and fast speed. With respect to power consumption, the embedded memory system must consider the most significant design factor. The objective of this research is to design high performance and low power NAND flash memory architecture including a dual buffer as a replacement for NOR flash. Simulation shows that the proposed NAND flash system can achieve better performance than a conventional NOR flash memory. Furthermore, the average memory access time of the proposed system is better that of other buffer systems with three times more space. The use of a small buffer results in a significant reduction in power consumption.

• 디지털콘텐츠학회 논문지
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• 제16권4호
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• pp.535-543
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• 2015

현재 NAND 플래시 메모리기반 저장장치는 NAND 플래시 메모리의 단점을 감추고 장점을 극대화해 나가며 그 활용 영역을 지속적으로 넓혀왔다. 특히, 이러한 저장장치는 NAND 플래시 메모리의 고유한 특성인 "쓰기 전 지우기" 특성을 감추기 위하여 내부적으로 플래시 변환 계층(Flash Translation Layer)이라 불리는 소프트웨어 계층을 포함하고 있다. 플래시 변환 계층은 호스트로부터 요청된 데이터를 관리하기 위한 메타데이터를 포함하며, 메타데이터는 호스트의 요청들을 처리하기 위해 자주 접근되는 데이터이므로 내부 메모리에 저장되어 관리된다. 따라서 메모리에 저장된 메타데이터는 전원손실이 발생하게 되는 경우 모두 소멸되므로, 메타데이터를 주기적으로 저장하고 초기화 과정을 통해 메타데이터를 메모리에 적재할 수 있는 메타데이터 관리 정책이 필요하다. 따라서 우리는 메타데이터 관리의 핵심 요구사항을 모두 만족하면서 효율적으로 동작하는 메타데이터 관리 정책을 제안하며, 실험을 통해 제안하는 기법의 효율성을 증명하였다.

• 한국산학기술학회논문지
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• 제10권8호
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• pp.1962-1969
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• 2009

과거 20년 동안, 우리는 CPU, 메모리, 네트워크 장비 그리고 하드디스크를 포함한 컴퓨터의 주요 구성 요소에 대하여 눈부신 향상을 보아왔다. 용량 면에서의 굉장한 발전에도 불구하고, 컴퓨터의 구성요소들 중 하드디스크는 처리 시간이 가장 지연되는 장치이고, 가까운 미래에 이러한 문제가 해결될 것이라 예측하기 어렵다. 우리는 NAND 플래시메모리를 이용하여 이러한 문제를 해결하기 위한 새로운 접근 방법을 제시한다. 저장 수단으로서의 플래시 메모리 이용에 대한 연구는 현재 많이 이루어져왔으나, 그러한 연구의 대부분은 모바일이나 내장형 장치에 중점 되어있다. 우리의 연구는 기업 단위의 서버 시스템까지도 아우르는 저장 시스템으로서의 NAND 플래시 메모리를 발전시키는데 목표를 두고 있다. 본 논문은 기존의 저장 시스템 기반의 NAND 플래시 메모리의 단점을 극복하기 위하여 구조적이고 운영 가능한 메커니즘을 제시하고 평가한다.

• 한국정보과학회논문지:시스템및이론
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• 제32권2호
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• pp.75-84
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• 2005

이 연구는 공간적/시간적 지역성의 효과론 이용하기 위하여 SRAM 버퍼를 사용하는 고성능 NAND-Type 플래쉬 메모리 패키지의 설계에 관한 것이다. 제안된 SRAM 버퍼를 내장한 새로운 NAND형 플래쉬 메모리 패키지 구조는 크게 세 부분으로 구성되어 있다. 즉, 작은 블록 크기의 완전 연관 희생 버퍼(victim buffer)와 큰 블록 크기를 지원하는 완전 연관 공간 버퍼(spatial buffer), 그리고 동적 페칭 유닛(dynamic fetching unit)으로 구성되어 있다. 제안하는 새로운 NAND 형 플래쉬 메모리 패키지는 기존의 NAND형 플래쉬 메모리 구조와 비교할 때 매우 뛰어난 성능 향상 및 저 전력 소비를 이끌어낼 수 있다. 시뮬레이션 결과에 따르면 제안된 NAND 플래쉬 메모리 패키지는 기존의 NAND 플래쉬 메모리와 비교하여 접근 실패율에서는 70%, 평균 메모리 접근 시간에서는 67%의 감소 효과를 보여준다. 더욱이 주어진 크기(e.g., 3KB)의 SRAM 버퍼를 이용한 제안된 패키지는 여덟 배 크기의 직접 사상 버퍼(e.g., 32KB)를 이용한 패키지 및 두 배 크기의 완전 연관 버퍼(e.g., 8KB)를 이용한 패키지보다도 평균 접근 실패율 및 평균 메모리 접근 시간에서 더욱 우수한 성능 향상을 이끌어낼 수 있다.