• 한국정보처리학회논문지
• /
• 제6권4호
• /
• pp.890-900
• /
• 1999

동질형 다중프로세서 시스템에서는 시스템의 성능을 향상시키기 위하여 타스크 수를 가능한 한 균등하게 배분하는 타스크 할당 알고리즘이 일반적으로 사용되고 있다. 그러나, 이질형 다중 프로세서 시스템에서는 이런 알고리즘에 의해 효과적인 타스크 할당이 이루어질 수 없다. 따라서, 이질형 다중 프로세서 시스템에서는 JSQ(Join the Shortest Queue) 알고리즘이 일반적으로 사용되고 있다. 그러나 JSQ 알고리즘은 프로세서 간에 타스크의 처리 능력의 차이가 클 경우에는 효율적이지 못하다. 본 논문에서는 타스크의 도착 시간, 타스크의 서비스 시간, 수행되어진 타스크의 수 등의 동적 데이터에 의해 습득된 프로세서의 처리 능력과 포컬 큐(local queue)의 길이를 동시에 고려한 휴리스틱(heuristic) 타스크 할당 알고리즘을 제시한다. 시뮬레시이션 결과, 제안한 휴리스틱 할당 알고리즘에 의해 시스템 성능을 크게 향상 시킬 수 있음을 보여 주었다.

• 대한전자공학회논문지SD
• /
• 제42권6호
• /
• pp.49-58
• /
• 2005

본 논문에서는 멀티프로세서 설계를 위한 동질적인 동기 데이터에 의해서 표현되는 LDFG(Linear Data-Flow Graph)의 최적화 ILP (Integer Linear Program)알고리즘을 제안하였다. 이 논문에서 제안된 연산들은 데이터의 종속적 의미를 담고 있지 않으며, 그러한 알고리즘을 위한 스케줄링은 시간 컴파일에 의해서 결정되어지며 충분한 정적 중첩 스케줄링이 고려된다. 제안된 중첩 스케줄링에서는 모두 선형의 동일한 스케줄링과 동일한 처리장치 할당한 것을 의미한다. 본 논문에서는 자원의 제약 하에서 스케줄링을 하였으며, 멀티프로세서 설계를 위한 LDFG의 최적화를 위하여 문제를 ILP 공식화하여 해법을 제공하였다. 벤치 마크 실험 결과들은 제안된 스케줄링 방법의 효율성을 검증하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2012년도 추계학술대회
• /
• pp.733-735
• /
• 2012

다중프로세서 시스템 상에서 합성 이용율을 이용한 비주기 태스크들의 프로세서 이용율 계산 시 태스크가 실제 모든 실행시간을 종료하여 더 이상의 실행시간을 갖지 않더라도 현재요청집합에 속해 있다면 실행시간과 종료시한을 합성 이용율에 포함하기 때문에 실제 스케줄링 가능한 태스크들이 실행 불가능한 경우로 판단되는 문제점을 가지고 있다. 본 논문에서는 이러한 문제점을 해결하여 다중 프로세서 시스템에서 더 많은 비주기 태스크들이 스케줄링 가능 하도록 개선된 합성 이용율 방법을 제시 하였다.

• 한국정보과학회논문지:시스템및이론
• /
• 제27권6호
• /
• pp.558-566
• /
• 2000

객체 인식은 고성능 컴퓨팅을 필요로 하는 흥미있는 응용 분야이다. 현재 대부분의 고성능 컴퓨터는 슈퍼스칼라 구조의 범용 마이크로프로세서를 채택하고 있으나, 반도체 집적도가 증가함에 따라 슈퍼스칼라 구조를 대신할 다중처리 마이크로프로세서 구조가 제안되고 있다. 본 논문에서는 다중처리 마이크로프로세서 구조가 객체 인식 응용에 적합한지를 분석한다. 성능 특성을 확인하기 위하여 먼저 프로그램구동방식의 마이크로프로세서 시뮬레이터와 프로그래밍 환경을 개발하였다. 이를 기반으로 시뮬레이션을 수행한 결과, 다중처리 마이크로프로세서가 작은 오버헤드로 쓰레드 수준의 병렬성을 적절히 활용하고 있어 객체 인식 응용에 적합한 구조임을 확인하였다.

• 한국정보처리학회논문지
• /
• 제6권8호
• /
• pp.2050-2059
• /
• 1999

다중 처리기 시스템에서의 병렬 처리를 위한 스케줄링 문제는 지난 수 십년 동안 중요한 연구 과제가 되어왔다. 다중 처리기 스케줄링 문제(multiprocessor scheduling problem)란 다중 처리기 시스템에서 병렬 수행 시간(parallel execution time)을 최소화 할 수 있는 최적의 스케줄을 구하는 문제로 정의된다. 복제 중심 타스크 스케줄링은 이러한 문제를 풀기 위한 비교적 새로운 접근 방법이다. 이 논문은 복제 중심 스케줄링 알고리즘들을 타스크 복제 방법에 따라서 전체 복제와 부분 복제의 두 가지로 분류하고, 그 두가지 방법의 장점들을 결합한 새로운 스케줄링 알고리즘을 제안한다. 시뮬레이션 결과는 이 논문에서 제안된 스케줄링 알고리즘이 비슷한 복잡도(time complexity)를 갖는 다른 스케줄링 알고리즘보다 우수함을 보여준다.

• 한국정보통신학회논문지
• /
• 제10권2호
• /
• pp.228-234
• /
• 2006

본 논문은 주어진 재귀 DSP 알고리듬으로부터 최적멀티프로세서 스케줄러를 이용하여 완전한 회로도를 효과적으로 생성할 수 있는 체계적인 과정에 대하여 기술한다. 이과정은 크게 스케줄 생성 단계와 회로도 생성 단계로 구성된다. 스케줄 생성 단계는 입력으로서 Fully Specified Flow Graph(FSFG)로 표현된 재귀 DSP 알고리듬을 받아서 최적 멀티프로세서 스케줄러를 생성하며 회로도 생성 단계에서는 이 스케줄러로부터 제어신호를 포함한 완전한 회로도를 생성한다. 이 회로도는 실리콘 컴파일러를 이용하여 VLSI 레이아웃으로 용이하게 변환될 수 있다. 본 논문에서는 2차 Gray-Market Lattice 필터를 예로 사용하여 전체적인 구현과정을 보인다.

• 인터넷정보학회논문지
• /
• 제6권6호
• /
• pp.99-106
• /
• 2005

멀티프로세서 시스템에서 스케줄링은 매우 중요한 부분이지만, 최적의 해를 구하는 것이 복잡하여 다양한 휴리스틱 방법들에 의한 스케줄링 알고리즘들이 제안되고 있다. 최근 유전 알고리즘을 사용한 멀티프로세서 스케줄링 알고리즘들이 제시되고 있지만, 제시된 알고리즘 대부분은 한가지만의 목적을 가지는 단순한 알고리즘이다. 본 논문에서는 유전 알고리즘을 이용한 새로운 스케줄링 알고리즘을 제시한다. 또한, 해를 구하는 과정에서 시뮬레이티드 어닐링 (simulated annealing)의 확률을 이용하여 유전 알고리즘의 성능을 개선시킨다. 제시된 알고리즘은 태스크들의 최종 수행 완료 시간 (makespan)을 최소화하는 것과 사용된 프로세서의 수를 최소화하는 두 가지의 목표를 가진다. 모의 실험을 통하여 제시된 알고리즘이 다른 알고리즘보다 최종 수행 완료 시간과 사용된 프로세서의 수에서 더 나은 결과를 보임을 확인할 수 있었다.

• ETRI Journal
• /
• 제22권4호
• /
• pp.13-24
• /
• 2000

As more transistors are integrated onto bigger die, an on-chip multiprocessor will become a promising alternative to the superscalar microprocessor that dominates today's microprocessor marketplace. This paper describes key parts of a new on-chip multiprocessor, called Raptor, which is composed of four 2-way superscalar processor cores and one graphic co-processor. To obtain performance characteristics of Raptor, a program-driven simulator and its programming environment were developed. The simulation results showed that Raptor can exploit thread level parallelism effectively and offer a promising architecture for future on-chip multi-processor designs.

• ETRI Journal
• /
• 제10권3호
• /
• pp.83-91
• /
• 1988

본 논문에서는 pended 프로토콜에 기반을 둔 단일 시스팀 버스와 공유 메모리를 중심으로 구성된 다중프로세서 컴퓨터시스팀의 성능을 해석하였다. 캐쉬 메모리 적중률, 시스팀 내의 프로세서 수, 메모리 모듈의 수와 입력 큐의 유무를 변수로 하여 시스팀 버스와 프로세서의 이용률, 메모리 충돌 현상의 정도, 즉 제안된 시스팀 구조에 대한 하드웨어 측면에서의 성능을 시뮬레이션을 통해 예측 분석하였다. 공유 메모리를 갖는 다중프로세서의 주요한 시스팀 성능 요소는 캐쉬 메모리의 적중률과 효과적인 공유 메모리 갱신 알고리즘, 시스팀 버스의 효율적인 다중프로세서 지원 기능 등이며 캐쉬 메모리 적중률이 프로세서 수의 증가에 따른 시스팀 성능의 선형적인 증가와 밀접한 관계를 나타내었다.

• 제어로봇시스템학회:학술대회논문집
• /
• 제어로봇시스템학회 1987년도 한국자동제어학술회의논문집(한일합동학술편); 한국과학기술대학, 충남; 16-17 Oct. 1987
• /
• pp.863-869
• /
• 1987

INFOBUS, which has been designed as a system bus of a multiprocessor system, will be introduced. And the concepts of the multiple transfer and ORed write transfer will be described. These concepts make INFOBUS to be well suited for use as the system bus of the multiprocessor based programmable controller(MBPC). In addition, the mean data transfer time through INFOBUS, which is one of the most significant performance of a bus, will be obtained by analysis and simulation. Next, MBPC which uses INFOBUS as its system bus will be introduced, and some basic characteristics of MBPC will be described. The construction of exact model for MBPC will be given and simulated using SDL/SIM package. The reference system of our model will be briefly described also. Some results from the simulation will be given and validated.