• 한국인터넷방송통신학회논문지
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• 제21권1호
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• pp.55-60
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• 2021

본 논문은 시분산 채널에서 발생되는 비선형 찌그러짐에 의한 부호간 간섭을 줄일 수 있는 QE-MMA 적응 등화알고리즘에서 양자화 비트수와 stepsize에 의한 성능 평가에 관한 것이다. QE-MMA는 송신 신호 고차 통계치와 오차신호 부호만을 이용하는 SE-MMA에서 오차 신호의 크기를 power-of-two 연산을 적용하여 탭 계수 갱신 시 필요한 승산과 가산을 천이와 가산만으로 대체하여 H/W 응용을 용이하도록 제안되었다. 그러나 QE-MMA에서 오차의 부호를 얻기 위한 오차 신호의 발생 시 stepsize와 양자화기 비트수에 의해 적응 등화 성능이 상이하게 되며, 이를 시뮬레이션으로 확인하였다. 시뮬레이션 결과 QE-MMA 적응 알고리즘의 성능에서 정상 상태에 도달하기 위한 수렴 속도는 stepsize에 의해 결정되며 정상 상태 이후의 잔여량은 양자화 비트수에 의해 결정됨을 확인하였다.

• ETRI Journal
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• 제33권5호
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• pp.695-703
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• 2011

The number of adders and critical paths in a multiplier block of a multiple constant multiplication based implementation of a finite impulse response (FIR) filter can be minimized through common subexpression elimination (CSE) techniques. A two-bit common subexpression (CS) can be located recursively in a noncanonic sign digit (CSD) representation of the filter coefficients. An efficient algorithm is presented in this paper to improve the elimination of a CS from the multiplier block of an FIR filter so that it can be realized with fewer adders and low logical depth as compared to the existing CSE methods in the literature. Vinod and others claimed the highest reduction in the number of logical operators (LOs) without increasing the logic depth (LD) requirement. Using the design examples given by Vinod and others, we compare the average reduction in LOs and LDs achieved by our algorithm. Our algorithm shows average LO improvements of 30.8%, 5.5%, and 22.5% with a comparative LD requirement over that of Vinod and others for three design examples. Improvement increases as the filter order increases, and for the highest filter order and lowest coefficient width, the LO improvements are 70.3%, 75.3%, and 72.2% for the three design examples.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.94-104
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• 2008

본 논문에서는 고속의 곱셈-누적 연산을 수행할 수 있는 새로운 MAC의 구조를 제안한다. 곱셈과 누적 덧셈 연산을 통합하고 하이브리드 형태의 CSA 구조를 고안하여 임계경로를 감소시키고 출력율을 개선하였다. 즉, 가장 큰 지연시간을 갖는 누적기 자체를 제거하고 누적기의 기능을 CSA에 포함시킴으로써 전체적인 성능을 향상시킨다. 제안된 CSA 트리는 1의 보수 기반의 MBA 알고리즘을 이용하고, 연산자의 밀도를 높이고자 부호비트를 위한 수정된 배열형태를 갖는다. 또한 최종 덧셈기의 비트수를 줄이기 위해서 CSA 트리 내에 2비트 CLA를 사용하여 하위 비트의 캐리를 전파하고 하위 비트들에 대한 출력을 미리 생성한다. 또한 파이프라인의 효율을 최적화시켜 출력율을 증가시키고자 최종 덧셈기의 출력이 아닌 합과 캐리 형태의 중간 연산결과들을 누적시킨다. 제안한 하드웨어를 설계한 후에 $250{\mu}m,\;180{\mu}m,\;130{\mu}m$, 그리고 90nm CMOS 라이브러리를 이용하여 합성하였다. 이론 및 실험적인 결과를 토대로 제안한 MAC의 하드웨어 자원, 지연시간, 그리고 파이프라인 등의 결과에 대해 분석하였다. 지연시간은 수정된 Sakurai의 alpha power low를 이용하였다. 결과를 살펴보면 제안한 MAC은 표준 설계에 대해서는 여러 측면에서 매우 우수한 특성을 보였고, 최근 연구와 비교할 때 클록속도는 거의 유사하면서 성능은 두 배로 우수하였다.

• 한국인터넷방송통신학회논문지
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• 제13권6호
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• pp.115-121
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• 2013

본 논문은 송신 부호가 대역 제한, 위상 찌그러짐이 존재하는 비선형 통신 채널을 통과할 때 발생되는 부호간 간섭을 보상하기 위한 블라인드 등화 알고리즘인 SE-MMA (Signed-Error MMA)의 roburstness 성능을 개선할 수 있는 DSE-MMA (Dithered Sign-Error MMA)에 관한 것이다. SE-MMA는 등화기의 탭 계수 갱신을 위하여 곱셈 대신 1 bit 양자화기를 사용하므로 알고리즘의 연산량을 줄일 수 있어 H/W 응용에 유리하지만, 양자화 과정에서 발생되는 정보 손실에 의하여 전체적인 블라인드 등화 성능 알고리즘이 MMA보다 열화되는 단점이 있다. DSE-MMA는 SE-MMA의 단점 중에서 roburstness를 나타내는 SER 성능을 개선키 위하여 양자화 전에 dither 신호를 이용하는 Dithered Signed-Error 개념을 MMA에 적용하였으며, SE-MMA 와 MMA 알고리즘이 갖는 부호간 간섭에 의한 진폭과 위상 찌그러짐을 동시 보상 능력을 갖는다. 논문에서 DSE-MMA 블라인드 등화 알고리즘의 성능을 나타내는 지수로는 등화기 출력 신호, 잔류 isi, MD (Maximum Distortion), MSE와 SER를 사용하였으며, 이들 성능 지수를 적용할 때 SE-MMA 알고리즘과 비교하기 위하여 컴퓨터 시뮬레이션을 수행하였다. 시뮬레이션 결과 DSE-MMA가 SE-MMA 보다 roburstness 와 정상 상태 이후 성능 지수의 양에서 개선됨을 알 수 있었지만, 초기 상태에서 정상 상태에 도달하는 수렴 속도에서는 늦어짐을 확인하였다.

• 한국인터넷방송통신학회논문지
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• 제20권1호
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• pp.101-106
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• 2020

본 논문은 채널에서 발생되는 부호간 간섭을 줄일 수 있는 QE-MMA 적응 등화 알고리즘의 성능 개선을 위하여 varying stepsize를 적용한 VS-QE-MMA (Varying Stepsize-Quantized Error-MMA)에 관한 것이다. 송신 신호의 고차 통계치와 오차 신호의 부호만을 이용하는 SE-MMA에서 오차 신호의 크기를 power-of-two 연산을 적용하여 탭 계수 갱신시 필요한 승산과 감산을 천이와 감산만으로 대체하여 H/W 응용을 용이하도록 QE-MMA가 등장하였다. QE-MMA는 이와 같이 연산량의 단순화에 의한 적응 등화 성능이 열화되므로 이를 개선하기 위하여 제안 방식인 VS-QE-MMA에서는 적응을 위한 고정 stepsize를 오차 신호의 비선형 변환에 의한 varying stepsize를 적용하였다. 동일한 채널과 신호대 잡음비에서 제안 방식이 기존 QE-MMA보다 개선된 성능을 얻을 수 있음을 시뮬레이션으로 확인하였다. 시뮬레이션 결과 VS-QE-MMA가 QE-MMA보다 모든 성능 지수에서 우월하였으며, 신호대 잡음비가 10dB 이상일 때 varying stepsize의 효과를 얻을 수 있음을 확인하였다.

• 한국멀티미디어학회논문지
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• 제8권2호
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• pp.201-210
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• 2005

본 논문에서는 입력 데이터 특성을 반영하여 전력 효율이 좋은 2차원 DCT/IDCT 구조를 제안한다. 일반적으로 비디오와 영상 데이터 압축에 있어서 제로 또는 작은 값들이 입력 데이터의 많은 부분을 차지하므로 제안 방식에서는 이러한 특성을 이용하여 소모 전력을 줄인다. 특히, 간단한 AND와 비트-슬라이스 매스크(MASK)를 사용하여 곱셈기와 누산기 (accumulator) 내에서 제로를 곱하는 것을 생략하고 요구되는 세분화된 가산기들의 비트-슬라이스를 동적으로 활성화 또는 비 활성화한다. 제안 방식을 1-D DCT/IDCT에 적용하여 얻은 결과에서는 매트릭스 전치에서 전력 절감을 위해 이용되는 불필요한 부호확장비트(SEBs)를 갖고 있지 않음을 보여주고 있다. 비트 레벨 트랜지션 빈도 시뮬레이션(bit-level transition activity simulations)을 통해 기존의 설계에 비해 뚜렷한 전력 절감 효과를 확인하였다.

• 대한기계학회논문집
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• 제12권5호
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• pp.959-967
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• 1988

본 연구에서는 반능동형 감쇠기의 작동기준을 설정하고 그것의 타당성을 조사 하는 것이 주목적이어서 속도에 대한 고려는 제외하였다.이때 반능동형 감쇠계가 고정된 감쇠계수를 갖는 감쇠기로 구성된 계보다 얼마만큼 성능이 향상되며 능동형 감 쇠기(감쇠계수를 제한된 영역내에서 순간순간 조절하여 변화시킬 수 있는 감쇠기)를 갖는 계에 얼마만큼 접근하는가가 비교되어진다.

• 한국토양비료학회지
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• 제30권2호
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• pp.196-199
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• 1997

식물생장촉진 효과가 있는 Micrococcus sp., Bacillus subtilis, Enterobacter agglomerans, Bacillus megaterium, Pseudomonas putide, Pseudomans fluorescens, Cellulomonas sp., Staphylococcus xylosus등 8종의 혼합균주 배양액을 오이에 처리하였을때 작물에 미치는 영향을 조사한 결과는 다음과 같다. 1. 균처리구는 대조구에 비해 수량은 18% 증수되었으며, 주당 수확과수는 평균 5.1개 정도 많았다. 2. 만장, 엽장, 엽폭은 균처리구와 대조구간에 차이가 없었지만 줄기의 굵기, 2차측지 발생율, 유인 측지절수, 절성성은 균처리구가 대조구에 비해 양호하였다. 3. 토양의 물리성중 가밀도, 공극률은 차이가 없었으나 수분율은 균처리구가 대조구에 비해 높은 경향이었으며, 토양 화학성은 균처리구가 대조구에 비해 EC, 유기물, Ca, $NO_3-N$ 함량은 낮아졌으며, 그외 성분은 높은 경향이었다.