• 제목/요약/키워드: Memory B cell

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트레드밀 운동이 청소년기 흰쥐의 기억력과 해마 신경세포생성, BDNF, TrkB, 그리고 전뇌 콜린 세포에 미치는 영향 (Effects of Treadmill Exercise on Memory, Hippocampal Cell Proliferation, BDNF, TrkB, and Forebrain Cholinergic Cells in Adolescent Rats)

  • 이희혁
    • 생명과학회지
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    • 제19권3호
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    • pp.403-410
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    • 2009
  • 본 연구는 청소년기 흰쥐를 대상으로 4주간의 저강도 트레드밀 운동이 기억력과 해마 신경세포생성, BDNF, Trkb, 중격 콜린세포에 미치는 효과를 조사하기 위하여 수행되었다. 먼저 운동이 기억력에 미치는 효과를 step-through avoidance에서 검사한 결과 운동을 실시했던 흰쥐의 retention latency가 대조군에 비해 유의하게 증가되어 기억력 향상을 나타내었다. 이후 기억력 향상기전으로 해마에서 신경세포증식과 BDNF 및 TrkB 단백질 발현을 정량화 한 결과에서도 운동군의 신경세포 생성율과 BDNF와 TrkB 단백질 발현 모두 대조군에 비해 유의하게 증가된 것으로 나타났다. 게다가 운동을 통한 전뇌 콜린세포 수의 증가가 해마 신경세포생성과 BDNF 발현 증가에 기여하는 것으로 나타났다. 이러한 결과는 청소년기 운동이 기억력 향상에 도움이 될 수 있음을 보여주는 것이다.

PMIC용 512비트 MTP 메모리 IP설계 (Design of a 512b Multi-Time Programmable Memory IPs for PMICs)

  • 장지혜;하판봉;김영희
    • 한국정보전자통신기술학회논문지
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    • 제9권1호
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    • pp.120-131
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    • 2016
  • 본 논문에서는 back-gate bias 전압인 VNN (Negative Voltage)을 이용하여 5V의 MV (Medium Voltage) 소자만 이용하여 FN (Fowler-Nordheim) tunneling 방식으로 write하는 MTP cell을 사용하여 512비트 MTP IP를 설계하였다. 사용된 MTP cell은 CG(Control Gate) capacitor, TG(Tunnel Gate) transistor와 select transistor로 구성되어 있다. MTP cell size를 줄이기 위해 TG transistor와 select transistor를 위한 PW(P-Well)과 CG capacitor를 위한 PW 2개만 사용하였으며, DNW(Deep N-Well)은 512bit MTP cell array에 하나만 사용하였다. 512비트 MTP IP 설계에서는 BGR을 이용한 voltage regulator에 의해 regulation된 V1V (=1V)의 전압을 이용하여 VPP와 VNN level detector를 설계하므로 PVT variation에 둔감한 ${\pm}8V$의 pumping 전압을 공급할 수 있는 VPP와 VNN 발생회로를 제안하였다.

폴리머 재료를 이용한 새로운 비휘발성 단위 메모리 셀과 주변회로 제안 (New nonvolatile unit memory cell and proposal peripheral circuit using the polymer material)

  • 김정하;이상선
    • 대한전자공학회:학술대회논문집
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    • 대한전자공학회 2005년도 추계종합학술대회
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    • pp.825-828
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    • 2005
  • In this paper, we propose a new nonvolatile unit memory cell and proposal peripheral circuit using the polymer material. Memory that relies on bistable behavior- having tow states associated with different resistances at the same applied voltage - has attracted much interest because of its nonvolatile properties. Such memory may also have other merits, including simplicity of structure and manufacturing, and the small size of memory cells. We have plotted the load line graphs for the use of a polymer memory character, hence we have designed in the band-gap reference shape of a write/erase drive, and then designed in the 2-stage differential amplifier shape of a sense amplifier in the consideration of a low current characteristic of a polymer memory cell. The simulation result shows that is has high gain about 80dB by sensing the very small current.

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플래시메모리를 위한 Scaled SONOSFET NVSM의 프로그래밍 조건과 특성에 관한 연구 (A Study on the Characteristics and Programming Conditions of the Scaled SONOSFET NVSM for Flash Memory)

  • 박희정;박승진;남동우;김병철;서광열
    • 한국전기전자재료학회논문지
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    • 제13권11호
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    • pp.914-920
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    • 2000
  • When the charge-trap type SONOS(polysilicon-oxide-nitride-oxide-semiconductor) cells are used to flash memory, the tunneling program/erase condition to minimize the generation of interface traps was investigated. SONOSFET NVSM(Nonvolatile Semiconductor Memory) cells were fabricated using 0.35 ㎛ standard memory cell embedded logic process including the ONO cell process, based on retrograde twin-well, single-poly, single metal CMOS(Complementary Metal Oxide Semiconductor) process. The thickness of ONO triple-dielectric for the memory cell is tunnel oxide of 24 $\AA$, nitride of 74 $\AA$, blocking oxide of 25 $\AA$, respectively. The program mode(V$\_$g/=7, 8, 9 V, V$\_$s/=V$\_$d/=-3 V, V$\_$b/=floating) and the erase mode(V$\_$g/=-4, -5, -6 V, V$\_$s/=V$\_$d/=floating, V$\_$b/=3 V) by MFN(Modified Fowler-Nordheim) tunneling were used. The proposed programming condition for the flash memory of SONOSFET NVSM cells showed less degradation(ΔV$\_$th/, S, G$\_$m/) characteristics than channel MFN tunneling operation. Also, the program inhibit conditins of unselected cell for separated source lines NOR-type flash memory application were investigated. we demonstrated that the phenomenon of the program disturb did not occur at source/drain voltage of 1 V∼12 V and gate voltage of -8 V∼4 V.

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과도한 채널 이온 주입 농도 및 Si-SiN 스트레스가 플래쉬 메모리셀 산포에 미치는 영향 (The study on cell Vth distibution induced by heavily doped channel ionn and Si-SiN stress in flash memory cell)

  • 이치경;박정호;박규찬;김한수
    • 대한전자공학회:학술대회논문집
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    • 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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    • pp.485-488
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    • 2004
  • As scaling down the cell channel length, the increment of B concentration in channel region is inevitable to overcome the punch-through, especially in flash memory cell with 90nm technology. This paper shows that the high dose ion implantation in channel cause the Si defect. which has been proved to be the major cause of the tailed Vth in distribution. And also mechanical stress due to SiN-anneal process can induce the Si dislocation. and get worse it. With decreasing the channel implantation dose, skipping the anneal and reducing the mechanical stress, Si defect problem is solved completely. We are verify first that the optimization of B concentration in channel must be certainly considered in order to improve Si defect. It is also certainly necessary to stabilize the distribution of cell Vth in the next generation of flash memory.

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플래시 메모리 상에서 B+-트리 노드 크기 증가에 따른 성능 평가 (Effect of Node Size on the Performance of the B+-tree on Flash Memory)

  • 박동주;최해기
    • 정보처리학회논문지A
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    • 제15A권6호
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    • pp.325-334
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    • 2008
  • 플래시 메모리는 크기가 작고 적은 전력을 사용하며 충격에 강하기 때문에 휴대폰, MP3 플레이어, PDA와 같은 이동 기기에 널리 사용되고 있다. 또한, 노트북과 개인용 컴퓨터에서 사용하던 하드디스크를 플래시 메모리로 교체하려는 시도도 진행되고 있다. 최근에는 플래시 메모리 저장 시스템에서 대용량의 데이터를 효율적으로 검색하기 위한 플래시 메모리용 $B^+$-트리 인덱스를 개발하려는 연구가 이루어지고 있다. 이러한 연구는 $B^+$-트리에 키의 삽입 또는 삭제 시 발생하는 "덮어쓰기"를 최소화하는데 초점을 두고 있다. 그러나 이것뿐만 아니라 하나의 $B^+$-트리 노드에 할당되는 물리적 페이지의 크기도 $B^+$-트리 성능에 영향을 줄 수 있다. 본 논문에서는 다양한 실험을 통해 노드 크기에 따른 $B^+$-트리의 구축 성능, 검색 성능, 그리고 저장 공간 사용량을 비교 및 분석한다. 노드에 키 삽입 시 정렬 및 비정렬 알고리즘을 제시하며, 또한 효율적인 노드 검색을 위한 적절한 인덱스 노드 헤드 구조를 제안한다.

Folate nutrition is related to neuropsychological functions in the elderly

  • Chang, Nam-Soo;Kim, Eun-Jung;Kim, Ki-Nam;Kim, Hye-Sook;Kim, Seong-Yoon;Jeong, Bum-Seok
    • Nutrition Research and Practice
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    • 제3권1호
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    • pp.43-48
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    • 2009
  • We investigated the nutritional state of B vitamins and the neuropsychological functions in 25 subjects, aged $63.1{\pm}6.3$ years, residing in rural areas of Korea. Nutritional states of thiamin, riboflavin, and pyridoxine were assessed enzymatically in the erythrocytes, and folate concentrations were measured microbiologically in the plasma and erythrocytes. A battery of composite neuropsychological test was administered to the subjects. Plasma folate was correlated with the total intelligence score (p=0.049). Folate levels in the erythrocytes were correlated with the performance intelligence scores such as block design (p=0.017) and picture arrangement (p=0.016). The red cell folate was correlated with memory scores such as general memory (p=0.009) and delayed recall (p=0.000). Although it did not reach statistical significance, verbal memory (p=0.053) was highly correlated with the red cell folate. The red cell folate was also correlated positively with the percent of conceptual level response number score (p=0.029), and negatively with the grooved pegboard test score for the non-dominant hand (p=0.010). Fine motor coordination was also influenced by folate nutrition, as finger tapping scores in both hands were significantly correlated with red cell folate (dominant hand; p=0.026, non-dominant hand; p=0.004). Other B vitamins such as thiamin, riboflavin, and vitamin $B_6$ were not as strongly correlated with neuropsychological function test scores as folate was. These results suggest that folate nutrition influences neuropsychological function test scores significantly in humans. Further studies are needed to explore the relationship between folate or other vitamin B nutrition and neuropsychological functions and the implications thereof.

비동기식 시스템을 위한 메모리의 동작 완료 신호 생성 회로 (A Design Method of a Completion Signal Generation Circuit of Memory for Asynchronous System)

  • 서준영;이제훈;조경록
    • 대한전자공학회논문지SD
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    • 제41권10호
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    • pp.105-113
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    • 2004
  • 본 논문은 B-I (delay insensitive) 모델을 사용하는 비동기 프로세서의 메모리 동작 완료 신호 생성 회로를 제안한다. 제안된 설계 방법은 더미셀과 완료 신호 생성 회로를 이용하여 메모리의 읽기 및 쓰기 동작의 완료 신호를 생성한다. 비트라인과 메모리 셀의 지연을 고려하여 메모리를 지수적 블록 크기로 나누어 최소의 완료 신호 회로를 추가하여 D-I 모델로 동작하는 메모리를 설계하였다. 각 구역의 크기가 지수적으로 증가하도록 메모리를 분할하는 제안된 분할 알고리즘은 기존의 동일한 크기를 갖는 구역들로 메모리를 분할하는 방법에 비해 약 40% 정도 동작 지연을 개선하였다.

PMIC용 저면적 64비트 MTP IP 설계 (Design of a 64b Multi-Time Programmable Memory IP for PMICs)

  • 최대용;김일준;하판봉;김영희
    • 한국정보전자통신기술학회논문지
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    • 제9권4호
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    • pp.419-427
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    • 2016
  • 본 논문에서는 저면적 64bit MTP IP를 설계하였다. 저면적 설계기술로는 MTP cell의 inhibit voltage를 기존의 VPP/3과 VNN/3 전압 대신 모두 0V를 사용하므로 VPPL(=VPP/3) regulator 회로와 VNNL(VNN/3) charge pump 회로를 제거하였다. 그리고 external pad를 이용하여 VPP program voltage를 forcing하므로 VPP charge pump 회로를 제거하였다. 또한 VNN charge pump는 VPP 전압을 이용하여 1-stage negative charge pump 회로로 pumping해서 -VPP의 전압을 공급하도록 설계를 하였다. 설계된 64bit MTP IP size는 $377.585{\mu}m{\times}328.265{\mu}m$(=0.124mm2)이며, DC-DC converter관련 layout size는 기존의 회로 대비 76.4%를 줄였다.