• 문화기술의 융합
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• 제1권3호
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• pp.83-85
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• 2015

최근 가전제품, 모바일 장비, 웨어러블 컴퓨터 등의 IoT 분야에서 센서 정보를 주고 받는 직렬 통신 방식이 사용된다. 기존의 SPI와 I2C 직렬 통신 방식은 클럭과 데이터 2개의 핀을 사용하여 비교적 빠른 속도로 데이터를 전송하는 방식이다. 사용되는 사물들이 점차 작아지고, 데이터 전송 정보의 양이 적어지면서 전송 속도보다는 하드웨어의 단순화가 중요한 설계요소가 되는 응용분야가 늘어나고 있다. 본 논문에서는 단일 핀을 사용하여, 데이터를 직렬로 송 수신하는 회로를 설계하고 FPGA로 구현하였다. 제안된 단일 핀 직렬 통신 프로토콜은 적은 양의 데이터를 저속으로 통신하는 IoT 제품에 적합하다.

• 한국항행학회논문지
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• 제18권3호
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• pp.248-252
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• 2014

본 논문에서는 자동차 부품업체의 조립 공정에서 압입이나 볼트, 너트 체결에 주로 사용되는 프레스와 너트러너는 정밀도와 생산성 향상이 지속적으로 요구한다. 여러 대의 압입 시스템을 복합적으로 구성한 후 동기화를 통하여 일괄적인 제어를 수행하는 생산 시스템으로 시리얼 통신을 이용한 저속의 멀티 서보 프레스 시스템을 개발하였다. 그 결과로 정밀도와 생산성이 향상되었고 제품에 대한 품질향상을 이룰 수 있었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 심포지엄 논문집 정보 및 제어부문
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• pp.148-151
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• 2005

This paper proposes a high speed interface using redundant multi-valued logic for high speed communication ICs. This circuit is composed of encoding circuit that serial binary data are received and converted into parallel redundant multi-valued data, and decoding circuit that convert redundant multi-valued data to parallel binary data. Because of the multi-valued data conversion, this circuit makes it possible to achieve higher operating speeds than that of a conventional binary logic. Using this logic, a 1:4 demultiplexer (DEMUX, serial-parallel converter) IC was designed using a 0.35${\mu}m$ standard CMOS Process. Proposed demultiplexer is achieved an operating speed of 3Gb/s with a supply voltage of 3.3V and with power consumption of 48mW. Designed circuit is limited by maximum operating frequency of process. Therefore, this circuit is to achieve CMOS communication ICs with an operating speed greater than 3Gb/s in submicron process of high of operating frequency.

• 한국인터넷방송통신학회논문지
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• 제9권1호
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• pp.39-45
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• 2009

본 논문에서는 최근 무선 통신 시스템에서 빠른 데이터전송 방식으로서 사용되고 있는 OFDM 통신방식의 저소비전력화 방안을 제안한다. 일반적으로 OFDM에서 주요 신호처리 방식은 디지털을 이용한 프리에 변환이다. 이런 디지털 프리에 변환은 많은 소비전력이 필요하며 이것은 무선통신 시스템에 있어서 커다란 제약이 되고 있다. 전류모드를 이용한 아날로그 프리에 변환(FFT) LSI는 이러한 소비전력의 문제를 해결할 수 있는 주요 대안으로 떠오르고 있다. 그러나 이러한 신호처리 방식을 사용하기 위해서는 전류모드를 이용한 직병렬/병직렬 변환기(Serial-to-Parallel/Parallel-to-Serial Converter)가 필수적으로 필요하다. 본 논문에서는 전류모드로 구성한 아날로그 프리에 변환(FFT) LSI를 이용해 수신단의 저소비전력을 실현하기 위해 필수적인 새로운 전류모드 직병렬/병직렬 변환기를 제시하였으며 설계된 칩의 측정결과가 시뮬레이션 결과와 일치하는 것을 확인하였다. 제안된 전류모드 직병렬/병직렬 변환기의 개발로 저소비전력에 큰 장점을 지니고 있는 아날로그 FFT LSI의 활용이 가능해졌으며 송수신단 시스템에서 큰 소비전력의 감소효과를 가져올 것으로 기대된다.

• 한국통신학회논문지
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• 제16권7호
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• pp.651-662
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• 1991

공개키 암호화에 대한 지수계산 방법의 개선과 serial 통신선에 실용적으로 적용하는 방법을 제시한다. RSA 형의 암호화 및 복호화 회로에 사용하기 위한 고속 modular 곱셈 알고리즘을 개선하였다. 기존의 고석 modular 곱셈 알고리즘에서 비교 과정에 사용되는 control bit 값 선정을 개선하여 부분곱과 modular 값의 비교과정에서 오류가 발생되지 않도록 하였다. 이 개선된 알고리즘은 C언어를 사용하여 작성한 simulation program에 의한 simulation을 통하여 그 정상 동작을 확인하였다. 또한 computer간의 serial 통신선에서 입력되는 serial 통신선에서 입력되는 serial data를 sampling하여 이것을 RSA방식으로 암호화하여 송신하게 되고 수신측에서는 이의 역순으로 처리하며, 이 sampling 및 암호화에 Z80 miroprocessor를 중심으로 암호회로를 설계, 제작하였다.

• 한국통신학회논문지
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• 제34권10A호
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• pp.776-783
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• 2009

본 논문에서는 OFDM과 같은 대용량 무선 전송방식의 베이스밴드단(Baseband) 신호처리 방식 중 직병렬/병직렬 변환기(Serial-to-Parallel/Parallel-to-Serial Converter)를 전류모드(Current-mode) 회로로 구현했을 경우 유효한 설계 기법을 제안한다. 전류모드를 이용한 OFDM(Orthogonal Frequency Division Multiplexing: 직교주파수분할다중)용 아날로그 프리에 변환(FFT) LSI의 병렬 입출력을 담당하는 전류모드 직병렬병직렬 변환기의 홀드모드(Hold mode)의 불필요한 전류를 제거할 수 있다. 이를 통해 전류모드로 구성한 아날로그 신호처리 시스템의 저소비전력을 실현하기 위해 필수적인 새로운 전류모드 직병렬/병직렬 변환기를 제시하고 설계된 칩의 측정결과가 시뮬레이션 결과와 일치하는 것을 확인하였다. 이를 통해 저전력형 대용량 무선통신 시스템의 베이스밴드단 구축이 가능한 전류모드 아날로그 시스템의 구현 가능성을 제시하였다.

• 한국산학기술학회논문지
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• 제12권3호
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• pp.1380-1386
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• 2011

인터럽트의 발생은 태스크의 문맥전환(context switching)을 수반한다. 이러한 문맥전환 오버헤드는, 인터럽트가 빈번하게 발생하는 경우, 임베디드 시스템의 성능을 심각하게 저하시킬 수 있다. 본 논문은 비동기 시리얼 통신에서의 빈번한 송수신 인터럽트 발생으로 인한 처리 오버헤드를 줄이기 위해, 일정한 수의 인터럽트를 누적시켜 한 번에 처리하는 인터럽트 통합(IC, interrupt coalescence) 기법을 적용한 확장 비동기 시리얼 통신 기법을 소개한다. 이 기법에 대한 성능 평가를 위해 한 바이트 단위로 송수신 인터럽트가 발생하는 기존 비동기 시리얼 통신 방식을 LN2440SBC 임베디드 보드와 uC/OS-II 상에서 구현 하여, 인터럽트 처리 소요 시간을 비교 평가한다. 평가 결과, 제안한 방식의 송수신 인터럽트 처리 소요 시간은 기존 방식에 비해, 저속(9,600 bps)의 경우, 송신은 평균 25.18% 수신은 평균 41.47%의 감소를 보이며, 고속(115,200 bps)의 경우, 송신은 평균 16.67%, 수신은 평균 25.61%의 감소를 보임으로써, 송수신 인터럽트 처리 오버헤드의 감소를 보인다.

• Journal of Electrical Engineering and Technology
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• 제13권6호
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• pp.2479-2484
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• 2018

The filter bank multicarrier modulation (FBMC) technique is one of multicarrier modulation technique (MCM), which is mainly used to improve channel capacity of cognitive radio (CR) network and frequency spectrum access technique. The existing FBMC System contains serial to parallel converter, normal QAM modulation, Radix2 inverse FFT, parallel to serial converter and poly phase filter. It needs high area, delay and power consumption. To further reduce the area, delay and power of FBMC structure, a new clock gating technique is applied in the QAM modulation, radix2 multipath delay commutator (R2MDC) based inverse FFT and unified addition and subtraction (UAS) based FIR filter with parallel asynchronous self time adder (PASTA). The clock gating technique is mainly used to reduce the unwanted clock switching activity. The clock gating is nothing but clock signal of flip-flops is controlled by gate (i.e.) AND gate. Hence speed is high and power consumption is low. The comparison between existing QAM and proposed QAM with clock gating technique is carried out to analyze the results. Conversely, the proposed inverse R2MDC FFT with clock gating technique is compared with the existing radix2 inverse FFT. Also the comparison between existing poly phase filter and proposed UAS based FIR filter with PASTA adder is carried out to analyze the performance, area and power consumption individually. The proposed FBMC with clock gating technique offers low power and high speed than the existing FBMC structures.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.488-496
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• 2016

This paper presents a low-complexity non-iterative soft-decision Bose-Chaudhuri-Hocquenghem (SD-BCH) decoder architecture and design technique for wireless body area networks (WBANs). A SD-BCH decoder with test syndrome computation, a syndrome calculator, Chien search and metric check, and error location decision is proposed. The proposed SD-BCH decoder not only uses test syndromes, but also does not have an iteration process. The proposed SD-BCH decoder provides a 0.75~1 dB coding gain compared to a hard-decision BCH (HD-BCH) decoder, and almost similar coding gain compared to a conventional SD-BCH decoder. The proposed SD-BCH (63, 51) decoder was designed and implemented using 90-nm CMOS standard cell technology. Synthesis results show that the proposed non-iterative SD-BCH decoder using a serial structure can lead to a 75% reduction in hardware complexity and a clock speed 3.8 times faster than a conventional SD-BCH decoder.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.165-168
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• 2002

As the demand for higher data-rate chip-to-chip communication such as memory-to-controller, processor-to-processor increases, low cost high-speed serial links\ulcorner become more attractive. This paper describes a 0.25-fm CMOS 1.6Gbps/pin 4-level transceiver using Stub Series Terminated Logic for high Bandwidth. For multi-gigabit/second application, the data rate is limited by Inter-Symbol Interference (ISI) caused by channel low pass effects, process-limited on-chip clock frequency, and serial link distance. The proposed transceiver uses multi-level signaling (4-level Pulse Amplitude Modulation) using push-pull type, double data rate and flash sampling. To reduce Process-Voltage-Temperature Variation and ISI including data dependency skew, the proposed high-speed calibration circuits with voltage swing controller, data linearity controller and slew rate controller maintains desirable output waveform and makes less sensitive output. In order to detect successfully the transmitted 1.6Gbps/pin 4-level data, the receiver is designed as simultaneous type with a kick - back noise-isolated reference voltage line structure and a 3-stage Gate-Isolated sense amplifier. The transceiver, which was fabricated using a 0.25 fm CMOS process, performs data rate of 1.6 ~ 2.0 Gbps/pin with a 400MHB internal clock, Stub Series Terminated Logic ever in 2.25 ~ 2.75V supply voltage. and occupied 500 * 6001m of area.