• 전기전자학회논문지
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• 제21권4호
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• pp.388-396
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• 2017

얼굴 검출에는 다양한 포즈, 빛의 세기, 얼굴이 가려지는 현상 등의 많은 변수가 존재하므로, 높은 성능의 검출 시스템이 요구된다. 이에 영상 분류에 뛰어난 Convolutional Neural Network (CNN)이 적절하나, CNN의 많은 연산은 고성능 하드웨어 자원을 필요로한다. 그러나 얼굴 검출을 위한 소형, 모바일 시스템의 개발에는 저가의 저전력 환경이 필수적이고, 이를 위해 본 논문에서는 소형의 FPGA를 타겟으로, 얼굴 검출에 적절한 3-Stage Cascade CNN 구조를 기반으로하는 CPU-FPGA 통합 시스템을 설계 구현한다. 가속을 위해 알고리즘 단계에서 Adaptive Region of Interest (ROI)를 적용했으며, Adaptive ROI는 이전 프레임에 검출된 얼굴 영역 정보를 활용하여 CNN이 동작해야 할 횟수를 줄인다. CNN 연산 자체를 가속하기 위해서는 FPGA Accelerator를 이용한다. 가속기는 Bottleneck에 해당하는 Convolution 연산의 가속을 위해 FPGA 상에 다수의 FeatureMap을 한번에 읽어오고, Multiply-Accumulate (MAC) 연산을 병렬로 수행한다. 본 시스템은 Terasic사의 DE1-SoC 보드에서 ARM Cortex A-9와 Cyclone V FPGA를 이용하여 구현되었으며, HD ($1280{\times}720$)급 입력영상에 대해 30FPS로 실시간 동작하였다. CPU-FPGA 통합 시스템은 CPU만을 이용한 시스템 대비 8.5배의 전력 효율성을 보였다.

• 한국콘텐츠학회논문지
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• 제15권1호
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• pp.31-43
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• 2015

배터리 기반의 실시간 내장형 시스템에서는 실시간성을 만족시키기 위한 고속의 성능뿐만 아니라 배터리의 수명을 늘리기 위한 높은 에너지 효율이 요구된다. 실시간 동적전압조정(Real-Time Dynamic Voltage Scaling : RT-DVS)은 이러한 두 가지 요구사항을 만족시키기 위한 핵심기술이다. 본 논문에서는 ccEDF에 기반한 고 효율의 동적전압조정 알고리듬인 EccEDF를 제안한다. EccEDF는 ccEDF의 최대 장점중 하나인 구조적 단순성을 유지하면서 ccEDF 알고리듬의 보수성에 의해 간과된 소요시간(elapsed time)을 고려하여 태스크의 종료시 슬랙에 의해 절감될 수 있는 최대 이용률을 정확하게 계산할 수 있는 알고리듬이다. 절감될 수 있는 최대 이용률은 조기종료 시점에서 잔여수행시간($C_i-cc_i$)을 잔여시간($P_i-E_i$)으로 나누어 계산할 수 있으며, 플루이드 스케줄링 모델을 이용하여 이를 증명한다. 또한 인텔사의 동적전압조정 프로세서 중 초기 모델인 PXA250과 0.28V에서 1.2V까지 폭넓은 동적전압조정 능력을 가진 최신 IA-32 프로세서의 모델을 사용한 시뮬레이션을 통해 실제 응용에서도 EccEDF가 ccEDF 보다 우수함을 입증한다.

• 대한전자공학회논문지SD
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• 제42권1호
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• pp.47-55
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• 2005

본 논문에서는 각종 고성능 디스플레이 등 주로 고속에서 저전력과 소면적을 동시에 요구하는 시스템 응용을 위한 임베디드 코어 셀로서의 8b 240 MS/s CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 아날로그 입력, 디지털 출력 및 전원을 제외한 나머지 모든 신호는 칩 내부에서 발생시켰으며, 본 설계에서 요구하는 240 MS/s 사양에서 면적 및 전력을 동시에 최적화하기 위해 2단 파이프라인 구조를 사용하였다. 특히 입력 단에서 높은 입력 신호 대역폭을 얻기 위해 개선된 부트스트래핑기법을 제안함과 동시에 잡음 성능을 향상시키기 위해 제안하는 온-칩 전류/전압 발생기를 온-칩 RC 저대역 필터와 함께 칩 내부에 집적하였으며, 휴대 응용을 위한 저전력 비동작 모드 등 각종 회로 설계 기법을 적절히 응용하였다. 제안하는 시제품 ADC는 듀얼모드 입력을 처리하는 DVD 시스템의 핵심 코어 셀로 집적되었으며, 성능 검증을 위해 0.18um CMOS 공정으로 별도로 제작되었고, 측정된 DNL과 INL은 각각 0.49 LSB, 0.69 LSB 수준을 보여준다. 또한, 시제품측정 결과 240 MS/s 샘플링 속도에서 최대 53 dB의 SFDR을 얻을 수 있었고, 입력 주파수가 Nyquist 입력인 120 MHz까지 증가하는 동안 38 dB 이상의 SNDR과 50 dB 이상의 SFDR을 유지하였다. 시제품 ADC의 칩 면적은 1.36 ㎟이며, 240 MS/s 에서 측정된 전력 소모는 104 mW이다.

• 한국전자파학회논문지
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• 제24권9호
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• pp.936-943
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• 2013

본 논문에서는 76.5~77 GHz 대역 차량용 장거리 주파수 변조 연속파 레이더 응용을 위한 단일 채널 레이더 시스템의 설계와 측정 결과를 보인다. 송신기는 상용 GaAs MMIC를 사용하였고, 수신기는 65 nm CMOS 공정을 사용해 설계한 회로를 사용하였다. 제작된 하향 변환 수신 칩은 -8 dBm의 낮은 LO 전력으로 동작하기 때문에, 송신출력에서 -19 dB 방향성 결합기를 사용하여 믹서를 구동하였다. 모든 MMIC는 WR-10 도파관이 형성되어 있는 알루미늄 지그 위에 실장하였으며, 마이크로스트립-도파관 급전기를 통해 혼 안테나를 구동하여 실험하였다. 제작된 레이더 시스템의 크기는 $80mm{\times}61mm{\times}21mm$이고, 출력 전력은 10 dBm, 위상 잡음은 1 MHz 오프셋에서 -94 dBc/Hz, 그리고 수신기의 변환이득은 12 dB이다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제13권7호
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• pp.476-487
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• 2007

플래시 메모리는 전원이 끊기더라도 정보를 유지할 수 있는 비 휘발성 메모리로써 빠른 접근 속도, 저 전력 소비, 간편한 휴대성 등의 장점을 가진다. 플래시 메모리는 다른 메모리와 달리 "쓰기 전 지우기"(erase before write) 성질과 제한된 수의 지우기 연산을 수행할 수 없는 성질을 지닌다. 이와 같은 하드웨어 특성들로 인해 소프트웨어인 플래시 변환 계층(FTL: flash translation layer)을 필요로 한다. FTL은 파일 시스템의 논리주소를 플래시 메모리의 물리주소로 바꾸어주는 소프트웨어로써 FTL의 알고리즘으로 인해 플래시 메모리의 성능, 마모도 등이 좌우된다. 이 논문에서는 새로운 FTL의 알고리즘인 EAST를 제안한다. EAST는 재할당 블록(reallocation block)을 이용한 효율적인 공간 관리 기법으로 로그 블록의 개수를 최적화 시키고, 블록 상태를 사용한 사상 기법을 사용하며, 플래시 메모리의 공간을 효율적으로 관리한다. EAST는 특히 플래시 메모리의 용량이 크고 사용하는 용량이 작을 경우 FAST보다 더 나은 성능을 보인다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제14권1호
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• pp.91-95
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• 2008

플래시 메모리는 비휘발성, 저전력, 빠른 입출력, 충격에 강함 등과 같은 많은 장점을 가지고 있으며 모바일 기기에서의 저장 매체로 사용이 증가되고 있다. 하지만 제자리 덮어쓰기가 불가능하고 지움 연산의 단위가 크다는 제약 및 블록의 지움 횟수 제한이 있다. 이러한 제약을 극복하기 위해 YAFFS와 같은 로그 구조 기반의 플래시 파일 시스템들이 개발되었다. 그러나 쓰기 연산을 위한 공간 요청이 발생할 때나 지움 대상 블록을 선정할 때 순차적으로 블록 정보를 검색하여 할당 및 지움 연산을 수행한다. 이러한 순차적인 블록 접근 방식은 플래시 메모리의 사용량이 증가함에 따라 접근 시간이 증가될 수 있다. 그리고 블록 지움 연산을 수행하는 시기를 결정하여 불필요한 지움 연산 대상 블록을 찾는 시간을 최소화하고 충분한 플래시 메모리의 빈 공간을 유지하여야 한다. 본 논문에서는 이러한 문제점을 해결하기 위해 로그 구조 기반의 NAND 플래시 메모리 파일시스템의 빠른 연산을 위한 기법들을 제안한다. 제안된 기법은 YAFFS 상에서 구현되었으며, 제안한 기법들을 실험을 통해 비교 분석하였다. 제안된 기법은 기존의 성능과 비교해 빠른 연산 성능향상을 보였다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.1066-1070
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• 2003

Recently technologies have created new principle and theory but the PID control system remains its popularity as the PID controller contains simple structure, including maintenance and parameter adjustment being so simple. Thus, this paper proposes auto tune PID by fuzzy logic controller based on FPGA which to achieve real time and small size circuit board. The digital PID controller design to consist of analog to digital converter which use chip TDA8763AM/3 (10 bit high-speed low power ADC), digital to analog converter which use two chip DAC08 (8 bit digital to analog converters) and fuzzy logic tune digital PID processor embedded on chip FPGA XC2S50-5tq-144. The digital PID processor was designed by fundamental PID equation which architectures including multiplier, adder, subtracter and some other logic gate. The fuzzy logic tune digital PID was designed by look up table (LUT) method which data storage into ROM refer from trial and error process. The digital PID processor verified behavior by the application program ModelSimXE. The result of simulation when input is units step and vary controller gain ($K_p$, $K_i$ and $K_d$) are similarity with theory of PID and maximum execution time is 150 ns/action at frequency are 30 MHz. The fuzzy logic tune digital PID controller based on FPGA was verified by control model of level control system which can control level into model are correctly and rapidly. Finally, this design use small size circuit board and very faster than computer and microcontroller.

• 전자공학회논문지SC
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• 제41권1호
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• pp.25-32
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• 2004

교통 분야에서도 역시 영상을 이용한 시스템의 개발이 주요 이슈가 되고 있다. 이는 영상을 이용한 시스템의 경우 설치비용이 기존 시스템들에 비해 엄청나게 저렴하다는 것과 설치하는 기간 중에도 교통의 흐름을 거의 방해하지 않고 설치가 가능하다는 장점을 가지고 있기 때문이다. 본 연구에서는 임베디드 시스템 환경에서 영상 검지기 시스템의 구현을 제안하였다. 전체 시스템은 호스트 컨트롤러 보드부분과 영상처리 보드 부분으로 나뉜다. 호스트 컨트롤러 보드 부분은 전체 시스템의 제어와 외부와의 인터페이스, 그리고 OSD(On Screen Display) 부분을 담당하게 된다. 영상처리 보드 부분은 알고리즘의 적용, 마우스 신호의 베어를 담당하고 있다 그리고 안정적인 호스트 컨트롤러의 보드의 운영을 위해 uC/OS-II 를 호스트 컨트롤러 보드에 포팅하였다.

• 전자공학회논문지
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• 제51권8호
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• pp.185-194
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• 2014

본 논문에서는 스마트 옷걸이를 이용한 의류 관리 시스템을 제안하였다. 제안하는 시스템은 스마트 옷걸이, 베이스 모듈, 서버 등으로 구성되며, 스마트 옷걸이는 MCU, LED, RFID 리더기, RF칩, 링센서, 밧데리 등으로 구성된다. 제안하는 시스템은 스마트 옷걸이가 의류에 부착된 RFID 태그를 읽어 무선으로 서버에 전송하면 서버와 연결된 베이스 모듈은 스마트 옷걸이와 통신을 하고 서버에 정보를 전송한다. 서버에서는 DB를 통해 의류를 관리하고 웹페이지 및 스마트폰을 통해 각종 정보를 표시할 수 있다. 제안한 시스템의 유용성을 확인하기 위하여 옷걸이를 많이 사용하는 의류 매장과 세탁소 관리시스템에 대하여 실험을 하였다. 스마트 옷걸이의 성능 실험으로 제안한 저전력 알고리즘을 적용하여 전류 소모량의 감소를 확인하고 배터리 수명을 예측할 수 있었다. 의류 매장 관리시스템은 소비자의 편리성과 판매량 증가를 증대 시킬 수 있다. 세탁소 관리 시스템은 대량의 세탁물 분류의 효율성과 소비자의 편리성을 증대 시킬 수 있다.

• 한국HCI학회:학술대회논문집
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• 한국HCI학회 2008년도 학술대회 1부
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• pp.337-341
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• 2008

본 논문에서는 핀형 진동촉각 디스플레이 장치와 자이로스코프 칩을 이용한 진동 촉각 공간 마우스를 제시한다. 이 마우스는 자이로스코프 칩을 이용하여 공중에서 동작하는 공간마우스에 본 연구실에서 자체 제작한 진동촉각 디스플레이 모듈을 통합하여 위치 입력과 진동 촉각 출력이 동시에 가능한 새로운 형식의 인터페이스 장치이다. 최근 진동촉각 디스플레이의 소형화, 저전력 소모 방향으로의 발전으로 인해 마우스나 모바일 장치 등 소형 임베디드 환경에서도 사용이 가능하게 되었다. 또한 MEMS 기술로 인한 자이로스코프나 센서 기술의 발전으로 인해 이젠 마우스 같은 소형화 제품에도 소형 자이로스코프 칩을 이용하여 평면 환경이 아닌 공간상에서 사용 가능한 마우스를 제작할 수 있게 되었다. 이 진동 촉각 마우스는 자이로스코프 칩을 이용하여 손의 동작을 인식하고 그 데이터를 블루투스 통신을 통해 PC에 전달하여 포인터를 이동시킨다. 또한 마우스와 손가락의 접촉 부위에는 $2\;{\times}\;3$의 핀형 진동촉각 디스플레이 장치가 장착되어 PC 어플리케이션 상에서 포인터 위치에 따른 흑백 이미지 정보를 제공하거나 문자를 점자로 출력시켜 주는 등 진동 촉각을 통한 정보 전달을 가능하게 해준다.