• ETRI Journal
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• 제32권4호
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• pp.520-529
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• 2010

In this paper, we present a low-voltage low-dropout voltage regulator (LDO) for a system-on-chip (SoC) application which, exploiting the multiplication of the Miller effect through the use of a current amplifier, is frequency compensated up to 1-nF capacitive load. The topology and the strategy adopted to design the LDO and the related compensation frequency network are described in detail. The LDO works with a supply voltage as low as 1.2 V and provides a maximum load current of 50 mA with a drop-out voltage of 200 mV: the total integrated compensation capacitance is about 40 pF. Measurement results as well as comparison with other SoC LDOs demonstrate the advantage of the proposed topology.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2015년도 제46회 하계학술대회
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• pp.1020-1021
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• 2015

본 논문에서는 상용전압 AC 220V를 인가전압으로 사용하여 PMIC(Power Management IC)의 구동에 적합한 전압을 인가해주는 Pre-Regulator를 설계하였다. 설계된 Pre-Regulator는 상용전압을 사용하기 때문에 Device의 내압이 700V인 Magnachip $0.35{\mu}m$ BCD 공정을 이용하여 설계되었으며, 회로의 구성은 저전압 입력 보호 기능 및 JFET의 구동 제어를 위한 Under Voltage Lock Out(UVLO)회로, 전압조정기(Regulator)의 기준전압을 생성해주는 밴드갭 기준전압 발생(Bandgap Reference)회로, LDO(Low Drop Out)회로로 구성되어있다.

• 전자공학회논문지
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• 제50권10호
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• pp.239-244
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• 2013

본 논문에서는 고속 PMIC(Power Management Integrated Circuit) 회로를 위한 저전압 입력 보호기능을 가지는 UVLO(Under Voltage Lock Out) 기능이 탑재된 LDO(Low Drop-Out) 레귤레이터를 설계하였다. 설계된 LDO 레귤레이터는 밴드갭 기준전압 회로, 오차 증폭회로, 파워 트랜지스터 등으로 이루어지진다. LDO 레귤레이터는 5 V 전원전압으로부터 3.3 V 출력을 갖도록 설계되었으며, 저전압 입력보호 기능을 하는 UVLO 회로는 전원부와 파워 트랜지스터 사이에 삽입된다. 또한 UVLO는 5 V 구동전압에서, 하강 시 2.7 V 에서 LDO 레귤레이터 동작을 멈추게 하고, 구동전압 상승 시 4.0 V 에서 LDO 레귤레이터가 정상 동작한다. $1{\mu}m$ 20 V 고전압 CMOS 공정을 사용하여 모의실험 한 결과, 설계한 LDO 레귤레이터는 5.88 mV/V의 라인레귤레이션을 가지고, 부하전류가 0 mA에서 200 mA로 변할 때 27.5 uV/mA의 로드레귤레이션을 보였다.

• 전기전자학회논문지
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• 제17권2호
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• pp.214-220
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• 2013

본 논문에서는 패스 트랜지스터에 바디 구동 기술을 적용하여 면적을 감소시킨 LDO (Low drop-out) 레귤레이터를 제안하였다. 바디 구동 기술은 트랜지스터의 문턱전압 (Vth)을 감소시켜 드레인 전류를 증가시켜 전류 구동 능력을 향상시킨다. 본 논문에서는 LDO 레귤레이터의 패스 트랜지스터에 바디 구동 기술을 적용하여 면적을 감소시키고, 기존 LDO 레귤레이터와 동일한 성능을 유지하였다. 본 논문에서 제안하는 패스 트랜지스터는 동일한 성능 대비 면적은 5.5 % 감소 하였다. 본 논문에서 제안하는 LDO 레귤레이터는 2.7 V ~ 4.5 V의 입력 전압, 1.2 V ~ 3.3 V의 출력전압 범위를 가지며, 150 mA의 출력 전류를 공급한다.

• 전기전자학회논문지
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• 제20권3호
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• pp.265-272
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• 2016

SCALDO(Supercapacitor Assisted LDO) 레귤레이터는 기존 LDO(Low Drop-out) 레귤레이터(이하 LDO)의 낮은 효율을 개선하기 위해 연구되고 있는 회로로서, 회로의 입력단과 LDO사이에 슈퍼커패시터를 부착하여 입력과 출력 전압의 차이에 의해 발생하는 불필요한 전력손실을 재사용함으로써 LDO의 효율을 향상시킬 수 있다. 하지만 SCALDO 레귤레이터는 현재 연구 중에 있는 회로로 몇 가지 개선되어야 할 사항들이 남아있다. 그 중 한 가지는 회로의 최초동작 시 LDO에 인가되는 과전압문제이다. 회로의 최초동작 시 슈퍼커패시터가 완전히 방전되어 있어 충전모드 시 입력과 슈퍼커패시터, LDO가 직렬로 연결되는 SCALDO 레귤레이터 특성 상 입력전압이 LDO에 짧은 시간동안 그대로 인가되는데, 입력전압이 출력전압보다 최소 2배 이상 크기 때문에 이는 LDO에 상당히 큰 부담이 될 수 있다. 본 논문에서는 이러한 과전압 문제를 해소하기 위해 회로 동작 전 슈퍼커패시터를 충전시킬 수 있는 사전충전부가 포함된 새로운 SCALDO 레귤레이터를 제안하였으며, 실험을 통해 동작 초기 LDO에 인가되는 과전압이 상당부분 감소됨을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.371-374
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• 2013

본 논문에서는 빛 에너지 하베스팅을 이용한 센서 노드 회로를 제안한다. 솔라셀에서 변환된 에너지는 PMU(Power Management Unit)를 통해 관리되고, 일정한 전압을 공급하기 위해 LDO(Low Drop Out Regulator)를 사용한다. LDO를 통해 공급된 전압으로 온도센서와 SAR ADC(Successive Approximate Register Analog-to-Digital Converter)를 구동시킨다. 이 회로는 0.35um CMOS 공정으로 설계되었다.

• 전기전자학회논문지
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• 제24권4호
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• pp.1162-1166
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• 2020

본 논문에서는 피드백 감지 회로 구조로 인하여 향상된 load regulation 특성을 개선시킨 LDO를 제안하였다. LDO 레귤레이터 내부 오차증폭기의 출력단과 패스 트랜지스터의 입력단 사이에 제안된 feedback 감지 회로를 추가하여 출력에 들어오는 델타 값의 regulation을 개선시켜 기존의 LDO 레귤레이터보다 개선된 load Regulation 특성의 전압 값을 갖는다. 제안된 회로는 Cadence의 Spectre, Virtuoso 시뮬레이션을 이용하여 삼성 0.13um 공정에서 특성을 시뮬레이션 하였다.

• 한국전자파학회논문지
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• 제26권1호
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• pp.71-80
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• 2015

한정된 배터리 용량으로 장시간 모바일 시스템을 구동시키기 위하여 저전력 설계에 대한 요구가 높아지면서 PMIC(Power Management IC)의 핵심 부분인 LDO(Low Drop-Out) 레귤레이터의 설계에 대한 관심이 증가하고 있다. 본 논문에서는 Dongbu HiTek $0.5{\mu}m$ BCDMOS 공정을 이용하여 최적화 기법 중 하나인 기하 프로그래밍(Geometric Programming: GP)을 통해 외부 커패시터가 없는 LDO 레귤레이터의 성능을 최적화하였다. 계수가 양수인 단항식 (monomial)으로 모델링된 트랜지스터의 특성 파라미터들을 이용하여 안정도(stability)와 PSR(Power-Supply Rejection)과 같은 LDO 레귤레이터의 특성을 기하 프로그래밍(Geometric Programming: GP)에 적용 가능한 형태로 유도하였다. 위상 마진(phase margin)과 PSR 모델은 시뮬레이션 결과와 비교하였을 때 각각 평균 9.3 %와 13.1 %의 오차를 보였다. 제안한 모델을 사용하여 PSR 제약 조건이 바뀔 경우, 자동화된 회로 설계를 수행하였고, 모델의 정확도를 검증하였다. 본 논문에서 유도된 안정도와 PSR 모델을 이용하면 회로의 목표 성능이 변화하더라도 부가적인 설계 시간을 줄이면서 목표 성능을 가진 회로를 재설계하는 것이 가능할 것이다.

• 전기전자학회논문지
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• 제25권1호
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• pp.201-205
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• 2021

본 논문에서는 push-pull 감지 회로 구조로 인해 load transient 특성을 개선시킨 LDO를 제안하였다. LDO 레귤레이터 패스 트랜지스터의 입력단과 내부 오차증폭기의 출력단 사이에 제안된 push-pull 감지 회로 구조로 인한 전압 델타 값의 응답 특성을 개선시켜 종래의 LDO 레귤레이터보다 load transient 특성에서 우수한 효과를 가진다. 기존의 LDO 레귤레이터보다 rising time에서는 약 244 ns, falling time에서는 약 90 ns 만큼의 향상된 응답속도를 가진다. 제안된 회로는 Cadence사의 Spectre, Virtuoso 시뮬레이션 tool을 사용하여 samsung 0.13um 공정으로 특성 및 결과를 시뮬레이션 하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.585-588
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• 2014

본 논문에서는 빛 에너지와 진동에너지 하베스팅을 이용한 자가발전 센서노드 회로를 제안한다. 솔라셀과 진동소자(PZT)에서 변환된 에너지는 저장 커패시터에 저장된다. 저장된 에너지는 PMU(Power Management Unit)를 통해 관리되고, 일정한 전압을 공급하기 위해 LDO(Low Drop Out Regulator)를 사용한다. LDO를 통해 공급된 안정된 전압으로 온도센서와 SAR ADC(Successive Approximate Register Analog-to-Digital Converter)를 구동시켜서 10bit 디지털 신호에 해당하는 온도정보를 출력한다. 제안된 회로는 0.35um CMOS 공정으로 설계되었으며, 설계된 회로의 칩 면적은 패드를 포함하여 $1.1mm{\times}0.95mm$ 이다.